用在混合信号电路中的电路和方法技术

本公开涉及一种开关电路。根据本公开的开关电路包括：主开关，具有控制端子；以及时钟路径部分，连接到主开关的控制端子以向其施加驱动时钟信号以便驱动主开关，其中该电路被配置成向时钟路径部分可控地施加偏置电压以便对施加到主开关的控制端子的驱动时钟信号的电压电平进行偏置。

【技术实现步骤摘要】

本专利技术涉及用在混合信号电路中的电路和方法。具体地，本专利技术涉及用在例如高速数模转换器(DAC)中或者与之结合使用的开关电路和方法。这里还考虑了用在高速模数转换器(ADC)中或者与之结合使用的电路。本专利技术还考虑了该电路中的时钟信号的生成、分送和使用。
技术介绍
图1示出了前面考虑的DAC的概况。图1中的DAC是电流舵类型的DAC集成电路(IC)的一部分，并且被设计成将m位数字输入字(D1至Dm)转换成相应的模拟输出信号。参照图1，DAC 1包含模拟电路，该模拟电路包括数目n个相同的电流源21至2n，其中n＝2m-1。每个电流源2传递基本上恒定的电流I。该模拟电路进一步包括数目n个差分开关电路41至4n，它们分别对应于n个电流源21至2n。每个差分开关电路4连接到其相应的电流源2并且将电流源产生的电流I切换到连接到转换器的第一连接线路A的第一端子或者连接到转换器的第二连接线路B的第二端子。每个差分开关电路4可以被视为表示整个DAC 1的区段(segment)或“切片(slice)”。每个差分开关电路4接收多个数字控制信号T1至Tn中的一个(出于下文解释的原因被称为“温度计编码信号”)并且根据相关信号的值选择其第一端子或其第二端子。DAC 1的第一输出电流IA是递送到差分开关电路的第一端子的各个电流的和，并且DAC 1的第二输出电流IB是递送到差分开关电路的第二端子的各个电流的和。模拟输出信号是通过使DAC 1的第一输出电流IA吸入到电阻R而产生的电压VA和通过使DAC1的第二输出电流IB吸入到另一电阻R而产生的电压VB之间的电压差VA-VB。通过包括二进制温度计解码器6的数字电路从二进制输入字D1至Dm得到温度计编码信号T1至Tn。解码器6如下操作。当二进制输入字D1至Dm具有最低值时，温度计编码信号T1至Tn使得差分开关电路41至4n中的每个选择其第二端子，从而所有电流源21至2n连接到第二连接线路B。在该状态下，VA＝0并且VB＝nIR。模拟输出信号VA-VB＝-nIR。随着二进制输入字D1至Dm的值逐渐增加，解码器6产生的温度计编码信号T1至Tn使得更多的差分开关电路选择它们各自的第一端子(从差分开关电路41开始)，同时已选择其第一端子的任何差分开关电路不会切换回其第二端子。当二进制输入字D1至Dm具有值i时，开始的i个差分开关电路41至4i选择它们各自的第一端子，而剩余的n-i个差分开关电路4i+1至4n选择它们各自的第二端子。模拟输出信号VA-VB等于(2i-n)IR。温度计编码在电流舵类型的DAC中是普遍的，因为随着二进制输入字的增加，更多的电流源被切换到第一连接线路A，同时已切换到该线路A的任何电流源不会切换到另一线路B。因此，DAC的输入/输出特性是单调的并且因输入字中的1的改变而引起的干扰脉冲是小的。在图2中示出了适于与图1的DAC一起使用的示例性差分开关电路。该差分开关电路包括第一和第二PMOS场效应晶体管(FET)S1和S2。晶体管S1和S2的各自的源极连接到公共节点TAIL，相应的电流源(图1中的21至2n)连接到该公共节点TAIL。晶体管S1和S2的各自的漏极分别连接到电路的第一和第二输出节点OUTA和OUTB，它们分别对应于图1中所示的每个差分开关电路的第一和第二端子。每个晶体管S1和S2具有连接到其栅极的相应的驱动器电路81或82。互补输入信号IN和INB(对应于差分开关电路的温度计编码信号)被分别施加到驱动器电路81和82的输入。每个驱动器电路对其接收到的输入信号IN或INB进行缓冲和反相以产生用于其相关联的晶体管S1或S2的开关信号SW1或SW2，使得在稳定状态条件下，晶体管S1和S2中的一个接通(ON)而另一个断开(OFF)。例如，如图2中指示的，当输入信号IN具有高电平(H)而输入信号INB具有低电平(L)时，用于晶体管S1的开关信号SW1(栅极驱动信号)处于低电平L，使该晶体管接通，而用于晶体管S2的开关信号SW2(栅极驱动信号)处于高电平H，使该晶体管断开。因而，在该条件下，流到公共节点TAIL中的所有输入电流被传递到输出节点OUTA并且没有电流传递到输出节点OUTB。当期望改变图2的电路的状态使得晶体管S1断开并且晶体管S2接通时，在输入信号IN和INB中同时进行互补改变，使得输入信号IN从H变为L，同时输入信号INB从L变为H。作为这些互补改变的结果，晶体管S1断开并且晶体管S2接通，使得流入公共节点TAIL中的所有输入电流被传递到输出节点OUTB并且没有电流传递到输出节点OUTA。关于图1的DAC的一个问题是三次失真。三次失真在产生多周波(multi-tone)输出信号的DAC中是特别不需要的，因为带内可能出现三次互调失真，在该情况下是不能通过滤波去除的。该三次失真据信部分归因于流入和流出差分开关电路中存在的寄生电容的电流(图2)。为了解决该问题以及与图1和2的DAC相关联的其他问题，本专利技术人在EP-A1-2019487中提出了如图3中所示的修改的差分开关电路10(用于整个DAC的单个区段)。该差分开关电路10在若干方面不同于图2的差分开关电路。例如，电路10具有与每个输出节点OUTA和OUTB相关联的四个FET(输出开关)。特别地，第一至第四FET S1至S4连接在第一输出节点OUTA和公共节点TAIL之间。第五至第八FET S5至S8连接在第二输出节点OUTB和公共节点TAIL之间。这八个FET S1至S8中的每个通过施加到其的驱动信号VS1至VS8接通或断开。如将明显的，图3的差分开关电路10被设计成基于时钟信号CLK和第一和第五FET S1和S5构成在第一阶段中可用的第一对FET。第二和第六FET S2和S6构成在第二阶段中可用的第二对FET。第三和第七FET S3和S7构成在第三阶段中可用的第三对FET。最后，第四和第八FET S4和S8构成在第四阶段中可用的第四对FET。在每个阶段中，相关的成对的FET中的一个接通而这两个FET中的另一个断开，并且八个FET S1至S8中的所有其他FET断开。例如，在第一阶段中，S1和S5中的一个接通而这两个FET中的另一个断开，并且S2至S4和S6至S8中的每个断开。如后面将说明的，成对的FET中的接通的FET由施加到DAC的数据确定。图3的差分开关电路10的优点在于，在每个阶段开始时，相同数目的FET改变状本文档来自技高网...

【技术保护点】
一种开关电路，包括：主开关，具有控制端子；以及时钟路径部分，连接到所述主开关的控制端子以向其施加驱动时钟信号以便驱动所述主开关，其中所述电路被配置成向所述时钟路径部分可控地施加偏置电压以便对施加到所述主开关的控制端子的所述驱动时钟信号的电压电平进行偏置。

【技术特征摘要】
2013.09.12 EP 13184049.81.一种开关电路，包括：
主开关，具有控制端子；以及
时钟路径部分，连接到所述主开关的控制端子以向其施加驱动时钟信
号以便驱动所述主开关，
其中所述电路被配置成向所述时钟路径部分可控地施加偏置电压以
便对施加到所述主开关的控制端子的所述驱动时钟信号的电压电平进行
偏置。
2.根据权利要求1所述的开关电路，其中所述电路被配置成在所述
驱动时钟信号的每个时段的特定部分中将所述偏置电压施加到所述时钟
路径部分。
3.根据前述权利要求中任一项所述的开关电路，包括时钟路径，所
述时钟路径包括沿所述路径串联设置的交流耦合构件，其中：
所述路径具有所述交流耦合构件上游的上游部分，以及连接到所述主
开关的控制端子的所述交流耦合构件下游的下游部分；
所述时钟路径部分是所述时钟路径的所述下游部分；以及
所述交流耦合构件能够操作用于使经由所述时钟路径的下游部分施
加到所述控制端子的所述驱动时钟信号相对于经由所述路径的上游部分
从时钟信号源接收到的源时钟信号直流解耦。
4.根据前述权利要求中任一项所述的开关电路，其中所述电路被配
置成通过可控地将所述时钟路径部分连接到参考电压源来将所述偏置电
压施加到所述时钟路径部分。
5.根据权利要求4所述的开关电路，包括连接在所述时钟路径部分
和所述参考电压源之间的辅助开关，其中：
所述辅助开关具有被连接成接收辅助信号以便控制所述时钟路径部

\t分何时连接到所述参考电压源的控制端子。
6.根据权利要求5所述的开关电路，其中：
所述主开关和所述辅助开关是相反沟道类型的场效应晶体管；
所述辅助信号是辅助时钟信号；以及
所述驱动时钟信号和所述辅助时钟信号是互补时钟信号，以便在所述
主开关接通时接通所述辅助开关并且将所述时钟路径部分连接到所述参
考电压源。
7.根据权利要求6所述的开关电路，其中：
所述辅助开关基于施加到交流耦合构件的源时钟信号被连接以经由
该交流耦合构件接收其辅助时钟信号；以及
所述开关电路进一步包括阈值电压补偿电路，该阈值电压补偿电路连
接到所述辅助开关的控制端子并且能够操作用于将补偿电压施加到所述
辅助开关的控制端子以补偿所述辅助开关的阈值电压和给定阈值电压之
间的任何差异。
8.根据权利要求6或7所述的开关电路，其中：
所述辅助开关是第一辅助开关；
所述开关电路包括连...

【专利技术属性】
技术研发人员：扬·朱索·德迪克，加文·兰伯特斯·艾伦，绍尔·达齐，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：日本;JP