用于三维装置具有多个垂直延伸的导体的装置及制造方法制造方法及图纸

本发明专利技术公开了一种用于三维装置具有多个垂直延伸的导体的装置及制造方法，三维(three dimensional，3D)电路中的导体可透过两段式刻蚀处理来形成。此3D电路包含具多个垂直延伸于高长宽比沟道之中的水平线。此处理包括：提供一衬底，此衬底具有多个间隔开的叠层；在这些间隔开的叠层之间，形成一垂直柱图样；以及形成一水平线图样于这些间隔开的叠层上的导体材料本体上，这些水平线是连接垂直柱图样中的多个垂直柱。导体材料可沉积于这些间隔开的叠层上。一第一刻蚀处理可用来形成垂直柱图样。一第二刻蚀处理可用来形成水平线图样。这些导体可作为3D存储器中的位线或字线。

【技术实现步骤摘要】

本专利技术是关于一种高密度集成电路装置。尤其，根据本专利技术实施例，是提供一种针对三维高密度装置中连接至多平面是导体的制造方法与结构。
技术介绍
三维(Three Dimensional，3D)存储器装置具有多层结构的特征，每一层结构可具有平面的存储单元(memory cell)阵列。对于3D存储器装置而言，连接至多个平面的导体(例如高密度字线(word line)或位线(bit line))并不易于制造。在某些配置中，3D存储器装置具有由多个半导体材料条所形成的多个脊状叠层，这些脊状叠层是由绝缘材料分隔。举例来说，这些半导体材料条可具有NAND串行中的存储单元通道。一种包括这些特征的架构被称为3D垂直栅极结构(3D Vertical Gate，3DVG)，其描述于标题名称为“Memory Architecture Of3D Array With Alternating Memory String Orientation And String Select Structures”的美国申请公开案第2012／0182806号，此美国申请案的专利技术人为Shih-Hung Chen及Hang-Ting Lue，申请日为2011年4月1日。此美国申请案的全部内容是以引用方式并入本文。在3DVG结构当中，半导体材料条在脊状叠层的侧面上具有侧表面。作为字线的多个导体(可耦接至列译码器)，是正交地延伸于这些脊状叠层之上。这些字线具有与这些叠层表面顺形的表面（例如字线的底表面)。此顺形(conformal)的表面组态导致在与此半导体材料条的侧表面与多条字线交会点建立一个多层的交会区域。此存储器元件是安置于介于半导体材料条的侧表面与字线间的交会区域中。存储元件是可编程的，类似于以下所描述的可编程电阻结构或是电荷捕捉(charge trapping)结构。于特定交会区域中的叠层内的顺形字线、存储元件及半导体材料条的组合构成存储单元的一叠层。此阵列结构的结果可以提供3D阵列的存储单元。于其它实施例中，有源条可作为字线，并具有垂直的位线于其间以用于垂直NAND串行组态。例如，请参阅标题名称为“Memory Device，Manufacturing Method And Operating Method Of The Same”的美国专利案第8,363,476号，此案的专利技术人为Shih-Hung Chen及Hang-Ting Lue，核准日为2013年1月29日(申请日为2011年1月19日)。此案的全部内容是以引用方式并入本文。多项技术已实现来改善这样的金属线结构及其工艺。例如，被揭露于标题名称为“Damascene Word Line”的美国申请公开案第2013／0175598号，此案的专利技术人为Shih-Hung Chen、Hang-Ting Lue及Yen-Hao Shih，申请日为2012年1月10日；另揭露于标题名称为“Damascene Word Line”的美国申请案第13／527,259号，此案的专利技术人为Shih-Hung Chen、Yen-Hao Shih及Hang-Ting Lue，申请日为2012年6月19日；另揭露于标题名称为“Damascene Conductor for 3D Array”的美国申请案第13／897,702号，此案的专利技术人为Ehr-Kun Lai、Yen-Hao Shih及Guanru Lee，申请日为2013年5月20日、标题名称为“Damascene Conductor for a 3D Device”的美国申请案第13／935,375号，此案的专利技术人为Chia-Jung Chiu及Guanru Lee。上述的全部内容是以引用方式并入本文。在脊之间形成具有多个直柱的导线于高长宽比(aspect ratio)沟道(例如作为3DVG结构、垂直NAND结构以及其它高密度结构中的字线)需要复杂的图样化技术。举例来说，有一方式是需利用可承受深刻蚀以形成垂直柱于沟道的厚硬式掩模。但利用厚硬式掩模会增加工艺的困难度，因为其会增加沟道的长宽比。另一问题是剩余的导电条会残留在沟道中的导体柱之间，造成邻近的导体短路。有鉴于此，目前亟需提供一种可用于复杂3D结构及其它需要延伸导体至高长宽比沟道中的设置以作为高密度字线及位线的技术。
技术实现思路
对于特定的3D叠层集成电路装置，有源材料条（例如：用于存储单元的位线或字线)是叠层于多个分开的脊状结构，这些脊状结构被设置为向一第一方向延伸，并由高长宽比的沟道分隔。在此结构中，例如字线或位线的导体可被配置成具有多个垂直柱以及水平线。这些垂直柱位于多个间隔开的脊之间的沟道，并由第一刻蚀处理所定义。将多个垂直柱相连的水平线是使用第二刻蚀处理来定义，这些水平线系被安排成与第一方向垂直的第二方向。此处所述的一处理包括通过沉积一导体材料于多个间隔开的叠层上，以形成导体材料本体；接着，以任意顺序实行一孔洞形刻蚀及一线形刻蚀，以形成垂直柱与水平线。此处理包含刻蚀此导体材料本体，以在导体材料本体中形成一垂直孔洞图样于这些间隔开的叠层之间；在刻蚀此导体材料本体以形成此垂直孔洞图样之前或之后，刻蚀此导体材料本体以于这些间隔开的叠层上形成多个沟道，并对齐以连接垂直孔洞图样中的垂直孔洞。在此方法中，在孔洞刻蚀以及线刻蚀之后所剩余的导体材料本体的材料包括垂直柱与水平线。因此，所形成的导体可作为一3D存储器中的位线或字线。在此3D存储器中，多个存储单元被设置于叠层的位线或字线以及交叉的字线或位线的交会点处，以形成一3D存储器阵列。附图说明图1绘示包括导体结构的3D存储器阵列的立体图。图2至图5、图6A、图6B、图7、图8、图9A、图9B、图10以及图11绘示形成3D存储器阵列的导体结构的方法的多个阶段。图12绘示形成3D存储器装置的导体结构的处理流程图。图13绘示包含3D存储器阵列的集成电路方块图，此3D存储阵列包含具有多个作为字线的垂直延伸的水平导体。【符号说明】97：隧穿层98：电荷储存层99：阻挡层104：第一存储平面106：第二存储平面108、110、112、114：有源条116、118、120、122：绝缘材料111：绝缘层124：存储器材料126、128：导体130、132：硅化物200：衬底204：绝缘条205：有源条206：硬式掩本文档来自技高网...

【技术保护点】
一种在三维电路中形成导体的方法，包括：提供一衬底，该衬底具有多个间隔开的叠层；在这些间隔开的叠层之间，形成一垂直柱图样；以及形成一水平线图样于这些间隔开的叠层上的导体材料本体上，该水平线图样的多条水平线是连接该垂直柱图样中的多个垂直柱。

【技术特征摘要】
2013.09.17 US 14/029,3051.一种在三维电路中形成导体的方法，包括：
提供一衬底，该衬底具有多个间隔开的叠层；
在这些间隔开的叠层之间，形成一垂直柱图样；以及
形成一水平线图样于这些间隔开的叠层上的导体材料本体上，该水平
线图样的多条水平线是连接该垂直柱图样中的多个垂直柱。
2.根据权利要求1所述的方法，包括：
沉积一导体材料于这些间隔开的叠层之上，以形成该导体材料本体；
刻蚀该导体材料本体，以形成一垂直孔洞图样于该导体材料本体中的
这些间隔开的叠层之间；以及
在刻蚀该导体材料本体以形成该垂直孔洞图样之前或之后，刻蚀该导
体材料本体，以形成多个沟道于这些间隔开的叠层上，并排列连接该垂直
孔洞图样中的垂直孔洞，从而使该导体材料本体的剩余材料包括这些垂直
柱与这些水平线。
3.根据权利要求1所述的方法，包括使用包括一硬式掩模材料的一
第一刻蚀掩模以形成该垂直柱图样。
4.根据权利要求3所述的方法，包括使用包含一硬式掩模材料的一
第二刻蚀掩模以形成该水平线图样。
5.根据权利要求2所述的方法，包括在刻蚀以形成这些沟道之前，
填充这些垂直孔洞。
6.根据权利要求1所述的方法，包括：
在一第一刻蚀处理中，使用包含一硬式掩模材料的一第一刻蚀掩模以
形成该垂直孔洞图样于该导体材料本体，移除该第一刻蚀掩模，并填充这
些垂直孔洞，之后，在一第二刻蚀处理中，使用包含一硬式掩模材料的一
第二刻蚀掩模以形成多个沟道于该导体材料本体，以将该导体材料本体分
隔成这些垂直柱与水平线。
7.根据权利要求1所述的方法，其中这些间隔开的叠层包括多个有
源层的叠层，该方法更包括：在沉积导体材料前，在这些间隔开的叠层中
形成一层存储器材料于这些有源层的侧壁。
8.根据权利要求1所述的方法，其中该垂直柱图样包含行与列的一
阵列，该水平线图样是连接该阵列中以列排列的垂直柱。
9.根据权利要求8所述的方法，其中，该阵列中的一列垂直柱，与
连接至该列的图样中的一水平线包括一字线。
10.根据权利要求1所述的方法所制造的一半导体装置。
11.一种半导体装置，包括：
一衬底，该衬底具有多个间隔开的叠层；
在这些间隔开的叠层之间的导体材料的一垂直柱图样；以及
在这些间隔开的叠层上的导体材料的一水平线图样，该水平线图样的
多...

【专利技术属性】
技术研发人员：施彦豪，吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71