测试结构和对应的测试方法技术

一种测试结构和对应的测试方法，所述测试结构包括：MOS晶体管的栅极结构通过二极管与第一互连线相连接，且分别与MOS晶体管的源区、漏区、半导体衬底相连的第二互连线、第三互连线、第四互连线和所述第一互连线都位于第一层间介质层表面的第一金属层内，且利用浅沟槽隔离结构表面的多晶硅互连层，使得第一互连线与第二互连线、第三互连线、第四互连线版图相交但不电连接。由于所述测试结构只需要形成一层层间介质层和金属层，结构简单，从而使得检测成本降低，且测试结果精确。

【技术实现步骤摘要】

本专利技术涉及半导体测试技术，特别涉及一种测试结构和对应的测试方法。
技术介绍
随着半导体技术的不断发展，MOS晶体管的栅氧化层的厚度也随着器件尺寸的不断下降而降低。栅氧化层不断向薄膜方向发展，而工作电压却不宜一直降低，在较高的电场强度下，势必使栅氧化层完整性（Gate Oxide Integrity，GOI）成为一个突出的问题。栅氧化层完整性不好将会引起MOS晶体管电学参数不稳定，如：阈值电压漂移、跨导下降、漏电流增加等，进一步可引起栅氧的击穿，导致器件的失效，使得整个集成电路陷入瘫痪状态。因此，多年来检测栅氧化层完整性始终是集成电路可靠性研究领域关注的热点。现有技术通常采用与时间相关的介质击穿测试（TDDB）或斜坡电压（Vramp）测试来评估栅氧化层完整性。将MOS晶体管的源极、漏极和衬底接地，通过在MOS晶体管的栅极施加测试电压，来评估栅氧化层完整性。请参考图1，为了提高测试结果的精确性，现有技术的测试结构通常需要对若干个MOS晶体管10同时测试，且为了避免互连线路的交叉，连接MOS晶体管10栅极的第一金属互连线20位于第一层间介质层表面；连接MOS晶体管10的源极、漏极的第二金属互连线30位于第二层间介质层表面；连接MOS晶体管的衬底的第三金属互连线40位于第三层间介质层表面。但利用现有的测试结构的测试成本较高，且测试结果并不精确。
技术实现思路
本专利技术解决的问题是提供一种测试结构和对应的测试方法，结构简单，测试成本低，且最终的测试结果精确。为解决上述问题，本专利技术提供一种测试结构，包括：半导体衬底，位于半导体衬底表面的若干MOS晶体管，所述MOS晶体管包括位于半导体衬底表面的栅极结构和位于栅极结构两侧的源区和漏区；位于半导体衬底内的浅沟槽隔离结构，利用所述浅沟槽隔离结构将所述MOS晶体管相隔离；位于所述浅沟槽隔离结构表面的多晶硅互连层；位于所述半导体衬底表面且覆盖MOS晶体管和多晶硅互连层的第一层间介质层；位于所述第一层间介质层内且位于MOS晶体管的栅极结构表面的第一导电插塞，位于所述第一层间介质层内且位于MOS晶体管的源区表面的第二导电插塞，位于所述第一层间介质层内且位于MOS晶体管的漏区表面的第三导电插塞，位于所述第一层间介质层内且位于半导体衬底表面的第四导电插塞和位于所述第一层间介质层内且位于多晶硅互连层表面的第五导电插塞；位于所述第一层间介质层表面的第一金属层，所述第一金属层包括第一互连线、第二互连线、第三互连线和第四互连线；每一个MOS晶体管的栅极结构通过第一导电插塞、二极管与第一互连线相连接，每一个MOS晶体管的源区通过第二导电插塞与第二互连线相连接，每一个MOS晶体管的漏区通过第三导电插塞与第三互连线相连接，所述半导体衬底通过第四导电插塞与第四互连线相连接，且所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置位于所述多晶硅互连层的正上方，所述第一互连线或第二互连线、第三互连线、第四互连线利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞相连接，使得在相交的位置，第一互连线与第二互连线、第三互连线、第四互连线版图相交但不电连接。可选的，所述栅极结构为多晶硅栅极结构，所述多晶硅栅极结构包括位于半导体衬底表面的栅氧化层和位于栅氧化层表面的多晶硅栅电极，所述多晶硅栅电极与多晶硅互连层同时形成。可选的，所述二极管的正极与第一导电插塞相连接，所述二极管的负极与第一互连线相连接。可选的，所述二极管的负极与第一导电插塞相连接，所述二极管的正极与第一互连线相连接。可选的，在所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置，所述第一互连线断开且所述第一互连线断开的两个端点位于多晶硅互连层的正上方，利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞将断开的第一互连线电连接。可选的，在所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置，所述第二互连线、第三互连线或第四互连线断开且所述第二互连线、第三互连线或第四互连线断开的两个端点位于多晶硅互连层的正上方，利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞将断开的所述第二互连线、第三互连线或第四互连线电连接。可选的，所述第二互连线、第三互连线、第四互连线三者的版图相交的位置位于多晶硅互连层的正上方，所述第二互连线、第三互连线、第四互连线利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞相连接，使得第二互连线、第三互连线、第四互连线版图相交但不电连接。本专利技术还提供了一种测试方法，包括：提供所述测试结构；在第一互连线和第二互连线、第三互连线、第四互连线之间施加测试电压，直到第一金属层与多晶硅互连层之间的第一层间介质层或栅介质层被击穿；在所述第一互连线和第二互连线、第三互连线、第四互连线之间施加工作电压，所述工作电压的下降方向与二极管的导通方向相反，通过测得所述第一互连线的漏电流，判断第一金属层和多晶硅互连层之间的第一层间介质层是否被击穿。可选的，若所述测试结构中MOS晶体管的数量为N，当所述第一互连线测得的漏电流等于二极管反向漏电流的N倍时，表明第一金属层和多晶硅互连层之间未被击穿；当所述第一互连线测得的漏电流大于二极管反向漏电流的N倍时，表明第一金属层和多晶硅互连层之间被击穿。可选的，还包括：当测得第一金属层和多晶硅互连层之间的第一层间介质层被击穿后，通过调整半导体制作工艺，避免第一金属层和多晶硅互连层之间的第一层间介质层先于栅介质层被击穿，再利用所述测试结构测试栅介质层完整性。可选的，测试栅介质层完整性的测试方法包括：与时间相关的介质击穿测试和斜坡电压测试。可选的，在所述第一互连线和第二互连线、第三互连线、第四互连线之间施加测试电压的测试方法包括：与时间相关的介质击穿测试和斜坡电压测试。与现有技术相比，本专利技术的技术方案具有以下优点：由于MOS晶体管的栅极结构通过二极管与第一互连线相连接，且分别与MOS晶体管的源区、漏区、半导体衬底相连的第二互连线、第三互连线、第四互连线和所述第一互连线都位于第一层间介质层表面的第一金属层内，且利用浅沟槽隔离结构表面的多晶硅互连层，使得第一互连线与第二互连线、第三互连线、第四互连线版图相交但不电连接，由于所述测试结构只需要形成一层层间介质层和金属层，结构简单，从而使得检测成本降低。且利用二极管的单向导通特性，在所述第一互连线和第二互连线、第三互本文档来自技高网...

【技术保护点】
一种测试结构，其特征在于，包括：半导体衬底，位于半导体衬底表面的若干MOS晶体管，所述MOS晶体管包括位于半导体衬底表面的栅极结构和位于栅极结构两侧的源区和漏区；位于半导体衬底内的浅沟槽隔离结构，利用所述浅沟槽隔离结构将所述MOS晶体管相隔离；位于所述浅沟槽隔离结构表面的多晶硅互连层；位于所述半导体衬底表面且覆盖MOS晶体管和多晶硅互连层的第一层间介质层；位于所述第一层间介质层内且位于MOS晶体管的栅极结构表面的第一导电插塞，位于所述第一层间介质层内且位于MOS晶体管的源区表面的第二导电插塞，位于所述第一层间介质层内且位于MOS晶体管的漏区表面的第三导电插塞，位于所述第一层间介质层内且位于半导体衬底表面的第四导电插塞和位于所述第一层间介质层内且位于多晶硅互连层表面的第五导电插塞；位于所述第一层间介质层表面的第一金属层，所述第一金属层包括第一互连线、第二互连线、第三互连线和第四互连线；每一个MOS晶体管的栅极结构通过第一导电插塞、二极管与第一互连线相连接，每一个MOS晶体管的源区通过第二导电插塞与第二互连线相连接，每一个MOS晶体管的漏区通过第三导电插塞与第三互连线相连接，所述半导体衬底通过第四导电插塞与第四互连线相连接，且所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置位于所述多晶硅互连层的正上方，所述第一互连线或第二互连线、第三互连线、第四互连线利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞相连接，使得在相交的位置，第一互连线与第二互连线、第三互连线、第四互连线版图相交但不电连接。...

【技术特征摘要】
1.一种测试结构，其特征在于，包括：
半导体衬底，位于半导体衬底表面的若干MOS晶体管，所述MOS晶体
管包括位于半导体衬底表面的栅极结构和位于栅极结构两侧的源区和漏区；
位于半导体衬底内的浅沟槽隔离结构，利用所述浅沟槽隔离结构将所述
MOS晶体管相隔离；
位于所述浅沟槽隔离结构表面的多晶硅互连层；
位于所述半导体衬底表面且覆盖MOS晶体管和多晶硅互连层的第一层间
介质层；
位于所述第一层间介质层内且位于MOS晶体管的栅极结构表面的第一导
电插塞，位于所述第一层间介质层内且位于MOS晶体管的源区表面的第二导
电插塞，位于所述第一层间介质层内且位于MOS晶体管的漏区表面的第三导
电插塞，位于所述第一层间介质层内且位于半导体衬底表面的第四导电插塞
和位于所述第一层间介质层内且位于多晶硅互连层表面的第五导电插塞；
位于所述第一层间介质层表面的第一金属层，所述第一金属层包括第一
互连线、第二互连线、第三互连线和第四互连线；
每一个MOS晶体管的栅极结构通过第一导电插塞、二极管与第一互连线
相连接，每一个MOS晶体管的源区通过第二导电插塞与第二互连线相连接，
每一个MOS晶体管的漏区通过第三导电插塞与第三互连线相连接，所述半导
体衬底通过第四导电插塞与第四互连线相连接，且所述第一互连线与第二互
连线、第三互连线、第四互连线的版图相交的位置位于所述多晶硅互连层的
正上方，所述第一互连线或第二互连线、第三互连线、第四互连线利用多晶
硅互连层和位于多晶硅互连层表面的第五导电插塞相连接，使得在相交的位
置，第一互连线与第二互连线、第三互连线、第四互连线版图相交但不电连
接。
2.如权利要求1所述的测试结构，其特征在于，所述栅极结构为多晶硅栅极
结构，所述多晶硅栅极结构包括位于半导体衬底表面的栅氧化层和位于栅
氧化层表面的多晶硅栅电极，所述多晶硅栅电极与多晶硅互连层同时形成。
3.如权利要求1所述的测试结构，其特征在于，所述二极管的正极与第一导
电插塞相连接，所述二极管的负极与第一互连线相连接。
4.如权利要求1所述的测试结构，其特征在于，所述二极管的负极与第一导
电插塞相连接，所述二极管的正极与第一互连线相连接。
5.如权利要求1所述的测试结构，其特征在于，在所述第一互连线与第二互
连线、第三互连线、第四互连线的版图相交的位置，所述第一互连线断开
且所述第一互连线断开的两个端点位于多晶硅互连层的正上方，利用多晶
...

【专利技术属性】
技术研发人员：冯军宏，甘正浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31