通用串行外围接口制造技术

本发明专利技术涉及通用串行外围接口。提供通用SPI接口(10)，无需附加接口逻辑或软件，与SPI总线、现有DSA和类似于(但不直接兼容)SPI总线的其它串行总线、以及要求与74xx164型信号兼容的并行总线兼容。另一方面，提供了减少引脚数的通用SPI接口，它提供了相同的通用接口，但使用较少的外部输出引脚。该通用SPI接口包括多个锁存器(12,14,20)、缓冲器(22,24)，并且在替代实施例中，多路复用器(50)一起被配置，以便提供通过仅仅使用输入信号可以容易地重新配置以提供多个总线接口之间的兼容性的通用SPI接口。

【技术实现步骤摘要】
通用串行外围接口
本专利技术一般地涉及总线接口装置及用于电子系统的方法。更具体地说，本专利技术涉 及用于提供也能够接口连接除了 SPI的各种接口的可重新配置的SPI (串行外围接口）总 线的系统及方法。
技术介绍
串行数据总线广泛应用于电子应用，例如汽车电子、电脑、手持装置、惯性导航系 统、家用电器、消费电子产品、保护系统、以及许多其它工业、科学、工程和便携式系统。这种 串行数据总线可被用于允许在给定装置中的各种电子电路之间、在各种外围装置和系统内 的主装置以及在较大系统内的多个系统之间通信和共享数据。SPI (串行外围接口）是一种 特定类型的被开发以有助于以一种串行方式进行数据和信息的通信的串行数据总线系统 和协议。SPI给简单的外围装置提供了同步四线接口，并已被许多公司采用以允许例如外围 装置的连接。 【附图说明】 结合附图（不一定按比例绘制）并参阅详细说明书以及权利要求，对本专利技术可以 有比较完整的理解。其中在附图中，类似的参考符号表示相同的元件，以及： 图1显示了根据一个实施例所教之内容配置的通用SPI装置的方框图； 图2A显示了在SPI模式中配置的图1的通用SPI装置的方框图； 图2B显示了图2A的通用SPI装置的代表时序图； 图3A显示了在DSA模式中配置的图1的通用SPI装置的方框图； 图3B显示了图3A的通用SPI装置的代表时序图； 图4A显示了在具有改进抗扰度的DSA模式中配置的图1的通用SPI装置的方框 图； 图4B显示了图4A的通用SPI装置的代表时序图； 图5A显示了在移位寄存器模式中配置的图1的通用SPI装置的方框图； 图5B显示了图5A的通用SPI装置的代表时序图； 图6A显示了在具有改进抗扰度的移位寄存器模式中配置的图1的通用SPI装置 的方框图； 图6B显示了图6A的通用SPI装置的代表时序图； 图7显示了根据替代实施例所教之内容配置的通用SPI装置的方框图。 【具体实施方式】 能够连接到SPI总线并且在其上运行的SPI外围装置通常有四个SPI信号引脚： SDI、SD0、SSB和SCLK。SDI，缩写为串行数据输入，是到外围装置的串行数据输入，它通常 从存在于SPI总线上的SPI主控制器接收它的信号。SD0,缩写为串行数据输出，是从SPI 外围装置的输出。它通常是三态的（也就是说，它不提供任何输出和源或汇（漏）（sink)任 何电流），除非SSB信号（下面讨论）为低。在这种情况下（SSB为低），SDO给SPI总线提 供数据输出。通过以这种方式操作，多个SPI外围输出可以在同一时间被连接到SPI总线， 而不会导致信号干扰。SSB，缩写为从属选择汇流条，当主控制器希望与SPI外围进行通 信时，被SPI主控制器拉到低。当SSB为高时，外围SPI装置忽略SDI和SCLK线（SCLK将在 下面讨论）上的所有信号，并且如上所述，SDO是三态的。SCLK，缩写为串行时钟由SPI 主控制器提供给SPI总线上的SPI外围装置。当SPI外围（或从属）装置通过将其SSB输 入拉低而被启用时，它将在SCLK信号上升沿上通过SDI输入计时数据，并随后在SCLK信号 下降沿上通过SDO引脚输出数据。在这种情况下，在SDI输入上提供的数据必须在SCLK信 号上升沿之前稳定，并且必须在上升时钟沿之后的一个特定保持时间段上保持不变（但假 设此保持时间达到，该数据被允许在下降时钟沿之前改变）。通过在SCLK信号上升时钟沿 计时数据，并且在SCLK信号下降沿计时数据，当多个SPI外围装置被串联放置时，可避免时 序问题。 某些电子装置可被配置以共享数据并使用不与SPI串行总线直接兼容的串行或 并行总线进行通信。例如，数字分级衰减器（DSA)装置经常需要与其它装置包括RF装置进 行接口，并包括串行或并行总线接口。市场上的一些DSA产品利用串行总线，虽然其与SPI 串行总线具有一定的类似性，但与SPI串行总线不兼容。换句话说，这些产品在没有附加接 口电路的情况下将不会在SPI串行总线系统中起作用，这在成本和电路板空间方面是昂贵 的。例如，市场上的某些DSA产品要求SDI数据信号在SCLK信号（类似于SPI协议）上升 沿之前稳定，但还需要SDI数据保持不变，盲到SCLK信号下降沿之后（不同于SPI协议要 求）。典型的DSA接口被称为移位寄存器，并类似于SPI，除了 SD0在SCLK上升沿而不是 下降沿不久之后就变化。市场上的大多数微控制器SPI接口在不给系统添加离散逻辑元件 的情况下不能满足更严格的DSA时序要求。 如上所述，某些DSA装置包括并行总线接口以与其它组件或装置进行接口，其中 并行接口信号来自通用I/O引脚（GPI0)或使用串行-并行移位寄存器装置，例如用于接口 目的的74xxl64型装置。市场上的大多数微控制器接口在没有附加外部移位寄存器或软件 以迫使GPI0引脚充当这样移位寄存器的情况下不容易与这些装置，包括DSA装置兼容。 虽然设计DSA移位寄存器和RF的其它产品的公司以及被用于构建例如功率放大 器但板的其它市场理论上可以通过添加附加逻辑和电路来使装置一起工作，这种解决方案 不是最佳的。理想情况下，这些DSA和其它产品已内置与各种微控制器和相关并行和串行 接口，包括SPI的兼容性，而不需要增加成本、复杂性以及附加接口逻辑要求的空间。提供 既与消费者可能已具有的现有移位寄存器设计兼容，也可以用于需要标准SPI的基于微控 制器的设计的单一装置将是非常有益的。此外，具有已内置与多总线协议兼容的DSA和 其它产品提供了能够轻松地将这些新产品投入现有设计中的优势，而不管现有总线协议如 何，并且无需重新设计或者改变主要电路板。 一方面，提供通用SPI装置，无需附加接口逻辑或软件，该通用SPI装置与SPI总 线、现有DSA、利用具有类似于（但不兼容）SPI的接口和协议的串行总线的其它产品、以及 要求与74xxl64型信号发送兼容的并行总线兼容的。另一方面，提供了具有减少引脚数的 通用SPI装置，它提供了相同的通用接口，但使用较少的外部输出引脚。该通用SPI装置可 以被配置以与不同类型的总线、接口和协议一起工作，这取决于通用SPI装置的输入是如 何被配置的，以及输入被连接到哪个信号。因此，提供了实现保持低成本的设计目标并同时 提高现有系统设计中使用的灵活性，并实现与现有装置的接口兼容性的装置。 图1显示了根据一个实施例所教之内容配置的通用SPI装置的方框图。通用SPI 装置10被示为具有通用SPI逻辑8,具有在通用SPI逻辑8外部提供的并且通过多个电触 点（在下面描述）从通用SPI逻辑8外部的装置被接收的多个输入和输出信号。通用SPI 逻辑8包括具有两个串联连接的锁存器，锁存器12和锁存器14的移位寄存器部。每个锁 存器12和锁存器14包括数据输入（指定为D）、锁存使能输入（指定为ZZ）、时钟 输入（指定为>）和数据输出（指定为Q）。锁存器12和锁存器14电耦合在一起，以 便锁存器12的数据输出Q (指定为信号11)被提供作为锁存器14的数据输入D。每个锁存 器12和锁存器14的ZZ被连在一起本文档来自技高网...

【技术保护点】
一种通用串行总线接口装置，包括：第一锁存器，包括第一数据输入、时钟输入、锁存器使能输入和第一数据输出；所述第一锁存器被配置为：当使能信号存在于所述锁存器使能输入时，锁存存在于所述第一数据输入上的数据并且响应于在所述时钟输入提供的信号在所述第一数据输出上提供该数据；第二锁存器，包括时钟输入、电耦合于所述第一锁存器的所述锁存器使能输入的锁存器使能输入、第二数据输出和电耦合于所述第一锁存器的所述第一数据输出的第二数据输入，所述第二锁存器被配置为：当使能信号存在于所述锁存器使能输入时，响应于在所述时钟输入提供的信号，锁存存在于所述第二数据输入上的数据并且在所述第二数据输出上提供该数据；以及第三锁存器，包括时钟输入、第三数据输出和电耦合于所述第二锁存器的所述第二数据输出的第三数据输入，所述第三锁存器被配置为响应于在所述时钟输入提供的信号，锁存存在于所述第三数据输入上的数据并且在所述第三数据输出上提供该数据，其中在所述第三数据输出上提供的数据相对于在所述第二锁存器的所述第二数据输出上提供的数据被时间延迟，并且其中所述第一锁存器、第二锁存器和第三锁存器的时钟输入被电耦合以共享相同的时钟信号。

【技术特征摘要】
2013.09.11 US 14/023,7811. 一种通用串行总线接口装置，包括： 第一锁存器，包括第一数据输入、时钟输入、锁存器使能输入和第一数据输出；所述 第一锁存器被配置为：当使能信号存在于所述锁存器使能输入时，锁存存在于所述第一数 据输入上的数据并且响应于在所述时钟输入提供的信号在所述第一数据输出上提供该数 据； 第二锁存器，包括时钟输入、电耦合于所述第一锁存器的所述锁存器使能输入的锁存 器使能输入、第二数据输出和电耦合于所述第一锁存器的所述第一数据输出的第二数据输 入，所述第二锁存器被配置为：当使能信号存在于所述锁存器使能输入时，响应于在所述时 钟输入提供的信号，锁存存在于所述第二数据输入上的数据并且在所述第二数据输出上提 供该数据；以及 第三锁存器，包括时钟输入、第三数据输出和电耦合于所述第二锁存器的所述第二数 据输出的第三数据输入，所述第三锁存器被配置为响应于在所述时钟输入提供的信号，锁 存存在于所述第三数据输入上的数据并且在所述第三数据输出上提供该数据，其中在所述 第三数据输出上提供的数据相对于在所述第二锁存器的所述第二数据输出上提供的数据 被时间延迟，并且其中所述第一锁存器、第二锁存器和第三锁存器的时钟输入被电耦合以 共享相同的时钟信号。2. 根据权利要求1所述的通用串行总线接口装置，还包括第一缓冲器，所述第一缓冲 器包括第一缓冲器数据输出、第一缓冲器控制输入和电耦合于所述第二锁存器的所述第二 数据输出的第一缓冲器数据输入，其中所述第一缓冲器被配置以响应于存在于所述第一缓 冲器控制输入的信号，在所述第一缓冲器数据输出提供存在于所述第二锁存器的所述第二 数据输出上的数据。3. 根据权利要求2所述的通用串行总线接口装置，还包括第二缓冲器，所述第二缓冲 器包括第二缓冲器数据输出、第二缓冲器控制输入和电耦合于所述第三锁存器的所述第三 数据输出的第二缓冲器数据输入，其中所述第二缓冲器被配置以响应于存在于所述第二缓 冲器控制输入的信号，在所述第三缓冲器数据输出提供存在于所述第三锁存器的所述第三 数据输出上的数据。4. 根据权利要求1所述的通用串行总线接口装置，还包括第二缓冲器，所述第二缓冲 器包括第二缓冲器数据输出、第二缓冲器控制输入和电耦合于所述第三锁存器的所述第三 数据输出的第二缓冲器数据输入，其中所述第二缓冲器被配置以响应于存在于所述第二缓 冲器控制输入的信号，在所述第三缓冲器数据输出提供存在于所述第三锁存器的所述第三 数据输出上的数据。5. 根据权利要求1所述的通用串行总线接口装置器件，还包括第四映像锁存器，所述 第四映像锁存器包括时钟输入、第四数据输出和电耦合于所述第一锁存器的所述第一数据 输出的第四数据输入，所述第四映像锁存器被配置以响应于在所述第四映像锁存器的所述 时钟输入提供的信号，锁存存在于所述第四数据输入的数据并且在所述第四数据输出上提 供该数据。6. 根据权利要求1所述的通用串行总线接口装置，还包括多路复用器，所述多路复用 器具有选择输入、电耦合于所述第二锁存器的所述第二数据输出的第一多路复用器输入、 电耦合于所述第三锁存器的所述第三数据输出的第二多路复用器输入和多路复用器输出， 其中所述多路复用器被配置以应于存在于所述选择输入的信号，在所述多路复用器输出提 供存在于所述第一多路复用器输入的数据和存在于所述第二多路复用器输入的数据。7. 根据权利要求5所述的通用串行总线接口装置，还包括第五映像锁存器，所述第五 映像锁存器包括电耦合于所述第四映像锁存器的所述时钟输入的时钟输入、第五数据输出 和电耦合于所述第二锁存器的所述第二数据输出的第五数据输入，所述第五映像锁存器被 配置以响应于提供在所述时钟输入的信号，锁存存在于所述第五数据输入上的数据并且在 所述第五数据输出上提供该数据。8. 根据权利要求3所述的通用串行总线接口装置，还包括： 第四映像锁存器，所述第四映像锁存器包括时钟输入、第四数据输出和电耦合于所述 第一锁存器的所述第一数据输出的第四数据输入，所述第四映像锁存器被配置以响应于在 所述时钟输入提供的信号，锁存存在于所述第四数据输入上的数据并且在所述第四数据输 出上提供该数据；以及 第五映像锁存器，所述第五映像锁存器包括电耦合于所述第四映像锁存器的所述时钟 输入的时钟输入、第五数据输出和电耦合于所述第二锁存器的所述第二数据输出的第五数 据输入，所述第五映像锁存器被配置以响应于在所述时钟输入提供的信号，锁存存在于所 述第五数据输入上的数据并且在所述第五数据输出上提供该数据。9. 根据权利要求3所述的通用串行总线接口装置，还包括具有SSB、SCLK、SDI和SDO 信号的SPI总线，其中所述第一和第二锁存器的所述锁存器使能输入以及所述第一和第二 缓冲器的缓冲器控制输入电耦合在一起并且电耦合于所述SPI总线的所述SSB信号，其中 所述第一锁存器、第二锁存器和第三锁存器的所述时钟信号电耦合在一起并且电耦合于所 述SPI总线的所述SCLK信号，其中所述第一锁存器的所述第一数据输入电耦合于所述SPI 总线的所述SDI信号，并且其中所述第二缓冲器输出电耦合于所述SPI总线的所述SDO信 号。10. 根据权利要求3所述的通用串行总线接口装置，还包括具有SDI、SCLK和LE信号 的串行总线，其中所述第一和第二锁存器的所述锁存器使能输入以及所述第一和第二缓冲 器的缓冲器控制输入电耦合在一起并且电耦合于地，其中所述第一锁存器、第二锁存器和 第三锁存器的所述时钟信号电耦合在一起并且电耦合于所述串行总线的所述SCLK信号， 其中所述第一锁存器的所述第一数据输入电耦合于所述串行总线的所述SDI信号，并且其 中所述第一缓冲器输出和所述第二缓冲器输出中的至少一个电耦合于所述串行总线的所 述SDO信号。11. 根据权利要求3所述的通用串行总线接口装置，还包括具有SDI、SCLK和LE信号的 串行总线，其中所述第一和第二缓冲器的所述缓冲器控制输入电耦合于地，其中所述第一 和第二锁存器的所述锁存器使能输入以及所述映像锁存器的所述时钟输入电耦合在一起 并且电耦合于所述串行总线的所述LE信号，其中所述第一锁存器、第二锁存器、第三锁存 器的所述时钟信号电耦合在一起并且电耦合于所述串行总线的所述SCLK信号，并且其中 所述第一锁存器的所述第一数据输入电耦合于所述串行总线的所述SDI信号，其中所述第 一缓冲器输出和所述第二缓冲器输出中的至少一个电耦合于所述串行总线的所述SDO信 号，并且其中所述LE信号除了当新数据在所述第一锁存器的所述数据输入被提供给所述 通用串行总线接口装置时被...

【专利技术属性】
技术研发人员：N·J·思朋斯，J·R·芬德，M·L·法拉瑟，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US