集成的分裂栅非易失性存储器单元和逻辑结构制造技术

本发明专利技术提供了集成的分裂栅非易失性存储器单元和逻辑结构。制作半导体结构的方法包括在NVM区域中形成选择栅和电荷存储层。垫片选择栅是通过在回刻蚀之后沉积共形层而形成的。构图刻蚀导致在所述选择栅上保留所述电荷存储层的一部分。形成于逻辑区域中的哑元栅结构具有被绝缘层围绕的哑元栅。执行化学抛光导致所述电荷存储层的顶面与所述哑元栅结构的顶面共面。用包括另一个化学机械抛光的金属逻辑栅替代所述哑元栅的一部分导致所述电荷存储层的顶面与所述金属逻辑栅共面。

【技术实现步骤摘要】
集成的分裂栅非易失性存储器单元和逻辑结构
本公开通常涉及制作半导体结构的方法，更具体地说，涉及在集成分裂栅非易失性存储器单元与诸如晶体管的逻辑结构的制作有用的方法。
技术介绍
由于对存储电荷的NVM晶体管以及通常用于高速操作的逻辑晶体管的不同要求，非易失性存储器(NVM)和逻辑晶体管的集成一直是一个挑战。随着浮置栅极以及纳米晶体或氮化物的使用，存储电荷的需要已经解决了大部分。在任何这些情况下，对这种独特层的需要使得NVM晶体管和逻辑晶体管的集成很困难。特定类型的电荷存储层还对可用于实现集成的选项有很大影响。使用了高_k电介质的逻辑结构也越来越受欢迎以随着栅电介质厚度规格低于2纳米来降低泄露影响。 虽然具有28纳米栅长度的逻辑结构当前被生产，使用在浮置栅极配置上的控制栅的NVM在这种小规模上尚未被证明是可靠的。因此，随着栅长度的减小，具有纳米晶体的NVM是更可行的选项。因此，需要提供具有通过使用与规格为28纳米或更小的栅长度相同的工艺形成的逻辑结构和NVM的集成电路。 【附图说明】 本专利技术通过举例的方式说明并不被附图所限定，在附图中类似的参考符号表示相同的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。 图1是根据第一实施例的在制作的一个阶段的半导体结构。 图2-图34示出了在制作的后续阶段的图1的半导体结构。 【具体实施方式】 公开了半导体结构的方法和结构的实施例。其包括与诸如具有高_k栅电介质的晶体管的逻辑结构集成的非易失性存储器(NVM)分裂栅存储器单元。分裂栅存储器单元包括选择栅和控制栅。氧化层和氮化层沉积在衬底的包括分裂栅结构的区域上，而包括高_k电介质的栅堆叠沉积在衬底的被形成逻辑结构的区域上。在制作期间，在NVM和逻辑区域上的夹层电介质可以被化学-机械抛光，这导致控制栅需要成为沿着NVM的选择栅的一侧的垫片。在ILD被抛光之后，逻辑结构的金属栅材料被沉积。通过参考下面的描述和附图，可以更好地理解。 图1所示的是在制作的中间阶段的半导体结构100的实施例，其中半导体结构100包括具有深N-井植入104的半导体衬底102，NVM P-井106、逻辑结构P-井107、具有将P-井106的大部分从P-井107的大部分分离的沉积氧化物的隔离沟槽108、以及在P-井106、P-井107上的栅电介质110。 半导体衬底102可以是任何半导体材料或材料的组合，例如砷化镓、硅锗、绝缘体硅片(SOI)、硅、单晶硅等等，以及上面的组合。栅电介质110可以是对栅电介质常见的热生长氧化物，并且厚度可以是30-120埃或其它合适的尺寸。 NVM区域112包括NVM P-井106，在其上形成NVM存储器单元。逻辑区域114包括逻辑P-井107，在其上形成逻辑结构。注意，相反极性可以被用于半导体结构100，其中P-井106、107可以是可以被使用的极性的示例。 图2所示的是在逻辑区域114上沉积光致抗蚀剂202并且执行各向异性刻蚀或各向同性刻蚀以移除NVM区域112中的栅电介质110之后的半导体结构100的实施例。对于栅电介质110是氧化硅的情况，反应离子刻蚀(RIE)、HF湿刻蚀或其它合适的刻蚀可以被使用。在刻蚀NVM区域112中的栅电介质110之后，逻辑区域114上的光致抗蚀剂202被移除，如图3所示。 在图4中，氧化层400形成于NVM区域112中的隔离沟槽108之间的P-井106的暴露表面中。通过使用湿或干热氧化，氧化层400的厚度可以在20-40埃的范围内。 图5所示的是在多晶硅层502沉积在NVM区域112和逻辑区域114中之后的半导体结构100。多晶硅层502的厚度可以在500-800埃的范围内并且可以通过使用低压化学气相沉积(LPCVD)被沉积。 图6所示的是随着多晶硅层502通过植入602N-型离子被掺杂的半导体结构100。掺杂可以被植入在任何合适的深度，例如大约是多晶硅层502 —半厚度的深度。 图7所示的是在氧化层702、氮化层704和氧化层706已沉积在NVM区域112和逻辑区域114中的多晶硅层502上之后的半导体结构100。氧化层702的厚度可以在大约30-60埃的范围内。氮化层704的厚度可以在大约200-300埃的范围内以及氧化层706的厚度可以在大约50-100埃的范围内。层702-706的其它合适的厚度可以被使用。层702-706可以通过使用化学气相沉积(CVD)被沉积。 图8所示的是在光致抗蚀剂部分808、810被构图以及NVM区域112上的层502 (图6) >702-706 (图7)被刻蚀以形成NVM单元的栅堆叠802、804之后的半导体结构100。光致抗蚀剂部分812保持在层502 (图5)、702-706(图7)上，其在逻辑区域114中被统称为“硬掩模806”，而栅堆叠802、804被刻蚀。光致抗蚀剂部分808、810和812然后被移除，如图9所示。 图10所示的是在P-井106中的凹口 1002、1004和1006在NVM区域112中的栅堆叠802、804周围被干刻蚀之后的半导体结构100。凹口 1002、1004和1006的深度可以是大约200-400埃或是其它合适的深度。 图11所示的是在通过使用高温氧化在凹口 1002、1004、1006中生长修复氧化物部分1102、1104、1106之后的半导体结构100。氧化物部分1102、1104、1106被用于修复对P-井106的表面的损坏，该损坏可以在刻蚀过程中发生并且厚度可以是大约50-150埃。其它合适的厚度可以被使用。 图12所示的是示出植入过程1202(也称为“逆掺杂”)、在修复氧化物部分1102-1106下面形成植入区域1204、1206、1208之后的半导体结构100。植入区域1204、1206、1208是与它们在其中形成的区域的极性相反的掺杂剂类型。在所示的示例中，因为P-井区域106具有P-型极性，植入区域1204-1208具有N-型极性。 图13所示的是在修复氧化物部分1102-1106通过刻蚀或其它合适的技术被移除之后的半导体结构100。 图14所示的是在底部氧化物部分1402、1404、1406形成在植入区域1204-1208上之后的半导体结构100。氧化物部分1408在NVM区域112和逻辑区域114的边界处也沿着硬掩模806的多晶硅层(图5的502)的暴露侧壁形成。底部氧化物部分1402、1404、1406、1408的厚度可以在50-150埃的范围内或是其它合适的厚度，并且通过使用高温氧化被形成。 图15所示的是在NVM区域112和逻辑区域114的顶部上形成电荷存储层1502之后的半导体结构100。电荷存储层1502可以通过沉积和热处理多晶硅、锗、金属、碳化硅、或其它合适的金属或硅材料或这些材料的任何组合的离散存储元件被形成。在所示的实施例中，电荷存储层1502包括代表纳米晶体1504的小圆圈，然而，电荷存储层1502可以是由连续的氮化硅层、多晶硅或其它合适的材料形成。电荷存储层1502也可以被称为共形导电层并且厚度在50-300埃之间。底部氧化物部分1402、1404、1406、1408可以是热本文档来自技高网...

【技术保护点】
一种通过使用具有非易失性存储器(NVM)区域和逻辑区域的衬底来制作半导体结构的方法，包括：在所述NVM区域中的所述衬底上形成选择栅；在所述衬底上形成电荷存储层，包括在所述逻辑区域和所述NVM区域上形成电荷存储层，其中在所述NVM区域上包括在所述选择栅上；在所述电荷存储层上形成共形的导电层，包括在所述逻辑区域和所述NVM区域上形成共形的导电层，其中在所述NVM区域上包括在所述选择栅上；刻蚀所述共形的导电层以形成与所述选择栅的侧壁相邻的控制栅；在所述电荷存储层、所述控制栅以及所述选择栅的一部分上形成掩模；使用所述掩模来执行所述电荷存储层的构图刻蚀以保留在所述选择栅上以及所述控制栅下的所述电荷存储层的一部分并且从所述逻辑区域移除所述电荷存储层；在所述逻辑区域中形成具有被绝缘层围绕的哑元逻辑栅的哑元栅结构；执行化学机械抛光以移除所述选择栅上的所述电荷存储层的所述部分并且导致所述NVM区域的顶面与所述逻辑区域的顶面共面；以及用金属栅替代所述哑元栅结构的一部分。

【技术特征摘要】
2013.08.21 US 13/971,9871.一种通过使用具有非易失性存储器(NVM)区域和逻辑区域的衬底来制作半导体结构的方法，包括: 在所述NVM区域中的所述衬底上形成选择栅； 在所述衬底上形成电荷存储层，包括在所述逻辑区域和所述NVM区域上形成电荷存储层，其中在所述NVM区域上包括在所述选择栅上； 在所述电荷存储层上形成共形的导电层，包括在所述逻辑区域和所述NVM区域上形成共形的导电层，其中在所述NVM区域上包括在所述选择栅上； 刻蚀所述共形的导电层以形成与所述选择栅的侧壁相邻的控制栅； 在所述电荷存储层、所述控制栅以及所述选择栅的一部分上形成掩模； 使用所述掩模来执行所述电荷存储层的构图刻蚀以保留在所述选择栅上以及所述控制栅下的所述电荷存储层的一部分并且从所述逻辑区域移除所述电荷存储层； 在所述逻辑区域中形成具有被绝缘层围绕的哑元逻辑栅的哑元栅结构； 执行化学机械抛光以移除所述选择栅上的所述电荷存储层的所述部分并且导致所述NVM区域的顶面与所述逻辑区域的顶面共面；以及用金属栅替代所述哑元栅结构的一部分。2.根据权利要求1所述的方法，还包括: 在执行所述电荷存储层的所述构图刻蚀之后以及在所述逻辑区域中形成所述哑元栅之前在所述NVM区域上形成硬掩膜； 其中，形成哑元栅结构包括: 在所述逻辑区域上形成高k电介质； 在所述高k电介质上形成阻挡层；以及 对所述阻挡层构图。3.根据权利要求2所述的方法，其中形成哑元栅结构还包括: 在所述阻挡层上形成多晶硅层；以及 对所述多晶娃层和所述闻k电介质构图，其中对所述多晶娃层和所述闻k电介质构图与对所述阻挡层构图对齐以保留多晶硅哑元栅。4.根据权利要求2所述的方法，其中形成所述硬掩膜包括形成氮化层。5.根据权利要求4所述的方法，其中形成所述硬掩膜还包括在形成所述氮化层以及在所述氮化层上形成第二氧化层之前形成第一氧化层。6.根据权利要求2所述的方法，还包括在执行所述化学机械抛光之前移除所述硬掩膜。7.根据权利要求3所述的方法，其中替代所述哑元栅结构的所述部分包括: 在所述NVM区域上形成掩膜； 移除所述多晶硅哑元栅； 沉积功函数金属；以及 沉积栅金属。8.根据权利要求7所述的方法，其中替代所述哑元栅结构的所述部分还包括在所述栅金属和所述功函数金属上执行化学机械抛光。9.根据权利要求1所述的方法，其中形成所述电荷存储层的步骤包括形成包括被绝缘材料围绕的纳米晶体的层。10.根据权利要求1所述的方法，其中形成所述共形的导电层包括沉积多晶硅层并植入所述多晶硅层。11.根据权利要求...

【专利技术属性】
技术研发人员：阿桑加·H·佩雷拉，洪庄敏，康承泰，秉·W·闵，简·A·耶特，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US