沟槽形成方法和半导体器件制造方法技术

本申请公开了一种沟槽形成方法以及一种半导体器件制造方法。一示例方法可以包括：在衬底上形成硬掩膜层；在硬掩膜层上形成刻蚀停止确定层；分别对刻蚀停止确定层和硬掩膜层进行构图，以在其中形成与要形成的沟槽相对应的图案；以构图的刻蚀停止确定层和硬掩膜层为掩模，对衬底进行刻蚀，以在其中形成沟槽，其中，对衬底的刻蚀同时对刻蚀停止确定层进行刻蚀；以及检测指示刻蚀停止确定层被刻蚀到终点的信号，以确定对衬底刻蚀的停止。

【技术实现步骤摘要】

本公开涉及半导体领域，更具体地，涉及一种沟槽形成方法和一种半导体器件制 造方法。
技术介绍
在许多应用中需要在衬底中形成凹入的沟槽。然而，随着器件的不断小型化，难以 有效控制这种沟槽的形成，特别是其深度及深度一致性。
技术实现思路
本公开的目的至少部分地在于提供一种沟槽形成方法以及一种半导体器件制造 方法，以更好地控制所形成的沟槽的深度及深度一致性。 根据本公开的一个方面，提供了一种在衬底中形成沟槽的方法，包括：在衬底上形 成硬掩膜层；在硬掩膜层上形成刻蚀停止确定层；分别对刻蚀停止确定层和硬掩膜层进行 构图，以在其中形成与要形成的沟槽相对应的图案；以构图的刻蚀停止确定层和硬掩膜层 为掩模，对衬底进行刻蚀，以在其中形成沟槽，其中，对衬底的刻蚀同时对刻蚀停止确定层 进行刻蚀；以及检测指示刻蚀停止确定层被刻蚀到终点的信号，以确定对衬底刻蚀的停止。 根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：根据上述方 法，在衬底中形成沟槽；在沟槽的侧壁上形成侧墙；在沟槽中填充遮蔽层；在衬底中沟槽两 侧形成源/漏区；以及去除沟槽中填充的遮蔽层，并在沟槽中形成栅堆叠。 根据本专利技术的示例性实施例，在硬掩膜层上形成了刻蚀停止确定层。通过检测指 示该刻蚀停止确定层被刻蚀到终点的信号，可以确定对衬底刻蚀的停止。这样，可以改善得 到的沟槽的深度一致性。 【附图说明】 通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和 优点将更为清楚，在附图中： 图1-6是示出了根据本公开实施例的在衬底中形成沟槽的流程中多个阶段的示 意图；以及 图7-17是示出了根据本公开另一实施例的基于沟槽来制造半导体器件的流程中 多个阶段的示意图。 【具体实施方式】 以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性 的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以 避免不必要地混淆本公开的概念。 在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制 的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的 各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制 造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同 形状、大小、相对位置的区域/层。 在本公开的上下文中，当将一层/元件称作位于另一层/元件上时，该层/元 件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一 种朝向中一层/元件位于另一层/元件上，那么当调转朝向时，该层/元件可以位于该 另一层/元件下。 根据本公开的实施例，提供了一种在衬底中形成沟槽的方法。根据该方法，在衬底 上形成硬掩膜层，该硬掩膜层可以在随后对衬底进行刻蚀时充当掩模。为了加强对衬底刻 蚀的控制，特别是对刻蚀深度及深度一致性的控制，可以在硬掩膜层上形成一刻蚀停止确 定层。该刻蚀停止确定层的材料可以选择为能够随衬底一起被刻蚀。这样，可以通过检测 指示刻蚀停止确定层被刻蚀到终点（即，基本被完全刻蚀掉）的信号，来确定对衬底刻蚀的 停止。例如，可以根据所要刻蚀的沟槽的深度以及刻蚀停止确定层和衬底各自的刻蚀速率 (例如，在两者的材料相同的情况下，它们的刻蚀速率可以大致相同），确定刻蚀停止确定 层的厚度。 在对衬底刻蚀之前，可以分别对刻蚀停止确定层和硬掩膜层进行构图，以在其中 形成与要形成的沟槽相对应的图案。这样，随后可以它们为掩模，对衬底进行刻蚀，以在其 中形成相应的沟槽。 在如此形成沟槽之后，可以该形成有沟槽的衬底为基础，进一步制造半导体器件 如场效应晶体管（FET)。根据一示例，可以在沟槽内形成栅堆叠。为此，可以在沟槽的侧壁 上形成侧墙（spacer)，其随后充当栅侧墙。为避免源/漏形成处理对栅堆叠的影响，可以先 形成源/漏区，再形成栅堆叠。例如，可以在沟槽中填充遮蔽层，以遮蔽沟槽（及其下方的 衬底部分，其随后充当沟道区）。随后，例如可以通过离子注入等方式，在衬底中沟槽两侧形 成源/漏区。接着，可以去除遮蔽层，并在沟槽中形成栅堆叠。栅堆叠可以是各种合适的形 式，例如高K栅介质和金属栅导体（以及可选的夹于它们之间的功函数调节层）的堆叠。 根据一有利示例，为了避免源/漏区接触部的制造困难（特别是在器件不断小型 化的情况下），在形成源/漏区之后，可以对衬底位于沟槽两侧的部分进行硅化处理，以形 成与源/漏区的接触部。由于沟槽中存在遮蔽层（通常为电介质材料），因此这种硅化处理 基本上不会对沟槽（及其下方的衬底部分）造成影响。从而，接触部自对准于沟槽两侧的 源/漏区。而且，这种接触部的形成不需要接触孔的刻蚀和填充，简化了工艺。 本公开可以各种形式呈现，以下将描述其中一些示例。 如图1所示，提供衬底1000。衬底1000可以是各种形式的合适衬底，例如体半 导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、 InGaAs、InSb、InGaSb等，绝缘体上半导体衬底（SOI)等。在此，以SOI衬底及硅系材料为 例进行描述。但是需要指出的是，本公开不限于此。 具体地，SOI衬底1000可以包括层叠的基底衬底1000-1、埋入绝缘层1000-2和SOI层1000-3。例如，基底衬底1000-1可以包括体硅。埋入绝缘层1000-2可以包括氧化 物（如氧化硅），厚度例如为约500A-4000A，典型的如〗45〇A。SOI层1000-3可以包 括晶体硅，厚度例如为约400A-3000A,典型的如500A。 在衬底1000中，还形成了用于限定有源区的浅沟槽隔离（STI) 1002。STI1002例 如可以包括氧化物，且延伸进入到埋入绝缘层1000-2中，以确保有效的电隔离。本领域技 术人员可以想到多种方式来形成这种STI，在此不再赘述。另外，在衬底1000的表面上，还 可以形成有垫氧化物（padoxide)层1004。垫氧化物层1004例如可以通过热氧化或淀积 来形成，厚度可以为约50A-300A，典型的如120A。 然后，如图2所示，可以在衬底1000(或者，在垫氧化物层1004)上，例如通过淀积 如低压化学气相沉积（LPCVD)，形成硬掩膜层1006。例如，硬掩膜层1006可以包括氮化物 (如氮化硅）或氮氧化物（如氮氧化硅），厚度为约100-2000人，典型的如600A。 如上所述，为了改善对刻蚀的控制，可以在硬掩膜层1006上，例如通过淀积，形成 刻蚀停止确定层1010。在该示例中，刻蚀停止确定层1010包括与衬底相同的硅材料，例如 非晶硅。但是，本公开不限于此，刻蚀停止确定层1010也可以包括不同于衬底的其他材料。 另外，为了改善硬掩膜层1006与刻蚀停止确定层1010之间的结合，可以在硬掩膜层1006 上先形成（例如，通过淀积）一垫氧化物层1008,其厚度可以约为50A-300A,典型的如 100A,然后再在该垫氧化物层1008上形成刻蚀停止确定层1010。本文档来自技高网...

【技术保护点】
一种在衬底中形成沟槽的方法，包括：在衬底上形成硬掩膜层；在硬掩膜层上形成刻蚀停止确定层；分别对刻蚀停止确定层和硬掩膜层进行构图，以在其中形成与要形成的沟槽相对应的图案；以构图的刻蚀停止确定层和硬掩膜层为掩模，对衬底进行刻蚀，以在其中形成沟槽，其中，对衬底的刻蚀同时对刻蚀停止确定层进行刻蚀；以及检测指示刻蚀停止确定层被刻蚀到终点的信号，以确定对衬底刻蚀的停止。

【技术特征摘要】
1. 一种在衬底中形成沟槽的方法，包括： 在衬底上形成硬掩膜层； 在硬掩膜层上形成刻蚀停止确定层； 分别对刻蚀停止确定层和硬掩膜层进行构图，以在其中形成与要形成的沟槽相对应的 图案； 以构图的刻蚀停止确定层和硬掩膜层为掩模，对衬底进行刻蚀，以在其中形成沟槽，其 中，对衬底的刻蚀同时对刻蚀停止确定层进行刻蚀；以及 检测指示刻蚀停止确定层被刻蚀到终点的信号，以确定对衬底刻蚀的停止。2. 根据权利要求1所述的方法，其中，衬底包括硅，刻蚀停止确定层包括非晶硅。3. 根据权利要求2所述的方法，其中，硬掩膜层包括氮化物。4. 根据权利要求3所述的方法，还包括： 在衬底上形成第一垫氧化物层，其中硬掩膜层形成于该第一垫氧化物层上；和/或 在硬掩膜层上形成第二垫氧化物层，其中刻蚀停止确定层形成于该第二垫氧化物层 上。5. -种制造半导体器件的方法，包括： 根据如权利要求1-4中任一项所述的方法，在衬底中形成沟槽； 在沟槽的侧壁上形成侧墙； 在沟槽中填充遮蔽层； 在衬底中沟槽两侧形成源/漏区；以及 去除沟槽中填充的遮蔽层，并在沟槽中形成栅堆叠。6. 根据权利要求5所述的方法，其中，在形成源/漏区之后...

【专利技术属性】
技术研发人员：唐兆云，闫江，李峻峰，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11