绝缘体上鳍片的制造方法技术

本发明专利技术公开了一种绝缘体上鳍片的制造方法，包括：在衬底上形成鳍片；在鳍片侧壁上形成侧墙；各向异性刻蚀衬底，在鳍片下方留下底部结构；各向同性刻蚀衬底，减小底部结构宽度；对底部结构执行氧化或氮化工艺，使其转变为绝缘体。依照本发明专利技术的绝缘体上鳍片的制造方法，通过特殊的分步刻蚀工艺形成了精细化的鳍片线条，通过氧化或氮化鳍片下部来形成与衬底的良好绝缘隔离，由此提高了器件性能和可靠性。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种在绝缘体上半导体中制造FinFET器件鳍片的方法。
技术介绍
随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管（FinFET）和三栅（tri-gate）器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。对于传统工艺而言，通过如下的步骤来对包括FinFET、tri-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：1、采用布线-切割（line-and-cut）双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；2、采用统一特征尺寸和节距来沿一个方向印刷用于栅极图形化的平行线条；3、仅在预定的网格节点处布置栅极线端（尖端）；4、通过在形成器件间绝缘垫层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。上述方法具有一些优点：1、简化了适用于特殊照明模式的光刻；2、消除了使得光刻、刻蚀和OPC复杂化的许多邻近效应。FinFET和三栅器件与平面CMOS器件不同，是三维器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。然而，随着FinFET器件进入22nm技术节点并且进一步缩减，鳍片的尺寸变得越来越小，例如仅约10～30nm。此时即便采用均匀性良好的外延生长，用于器件源/漏区的鳍片尺寸仍旧非常小，这使得难以在这些区域上形成有效的接触。另一方面，这些非常小尺寸的鳍片也是脆弱的，非常容易破裂，特别是对于形成在SOI晶片上的鳍片而言。因此，非常难以控制鳍片高度以及在体硅晶片上形成FinFET所用的浅沟槽隔离（STI）。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提高鳍片的参数控制精细度，以及提高鳍片间绝缘隔离效果。为此，本专利技术提供了一种采用体衬底材料形成绝缘体上鳍片的制造方法，包括：在衬底上形成鳍片；在鳍片侧壁上形成侧墙；各向异性刻蚀衬底，在鳍片下方留下底部结构；各向同性刻蚀衬底，减小底部结构宽度；对底部结构执行氧化或氮化工艺，使其转变为绝缘体。其中，衬底材质选自Si、Ge、SOI、GeOI、应变硅、SiGe、GaN、GaAs、InP、InSb、石墨烯、SiC、碳纳管的任一及其组合。其中，形成侧墙的步骤进一步包括：在衬底和鳍片上形成保护层；各向异性刻蚀保护层，去除衬底和鳍片顶部的保护层，仅在鳍片侧壁上留下侧墙。其中，侧墙材质选自氧化硅、氮化硅、氮氧化硅、类金刚石无定形碳的任一及其组合。其中，各向同性刻蚀之后，底部结构宽度为鳍片宽度的2/3～1/2。其中，氧化工艺包括热氧化、化学氧化或氮化、等离子氧化或氮化、气相氧化或氮化，或者倾斜注入氧或氮之后退火使其氧化或氮化。其中，控制氧化或氮化工艺参数，使得底部结构完全氧化而转变为绝缘体。其中，增加氧化或氮化工艺时间，使得衬底顶部被局部氧化或氮化以与绝缘体相接。其中，各向同性和/或各向异性刻蚀工艺为等离子体干法刻蚀或者RIE。其中，刻蚀气体选自NF3、SF6、CF4、CH2F2、CH3F、CHF3、Cl2的任一及其组合。依照本专利技术的绝缘体上鳍片的制造方法，通过特殊的分步刻蚀工艺形成了精细化的鳍片线条，通过氧化鳍片下部来形成与衬底的良好绝缘隔离，由此提高了器件性能和可靠性。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1为三维栅器件的顶视图；图2至图6为依照本专利技术的绝缘体上鳍片的制造方法各步骤的剖面示意图；以及图7为依照本专利技术的绝缘体上鳍片的制造方法的示意性流程图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能有效提高鳍片的精细度、以及提高鳍片间绝缘隔离效果的绝缘体上鳍片的制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。图1所示为现有技术以及本专利技术中FinFET、三栅器件的顶视图，其中包括衬底1以及刻蚀衬底1形成的鳍片1F。图1中A-A’线为垂直鳍片1F延伸分布方向的剖面线，B-B’线为平行于并且通过鳍片1F延伸分布方向的剖面线。特别地，在以下图2至图6中，图左部所示为器件沿图1的A-A’剖面线得到的剖视图，而图右部所示为器件沿图1的B-B’剖面线得到的剖视图。如图2所示，在衬底1上形成鳍片1F。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅（Si）、单晶体锗（Ge）、SOI、GeOI、应变硅（Strained Si）、锗硅（SiGe），或是化合物半导体材料，例如氮化镓（GaN）、砷化镓（GaAs）、磷化铟(InP)、锑化铟（InSb），以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si或SOI。光刻/刻蚀衬底1，在衬底1中形成多个沿第一方向（也即B-B’剖面线方向）平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。沟槽1G的深宽比优选地大于5:1。对于SOI、GeOI等绝缘体上半导体衬底而言，刻蚀形成沟槽1G的停止位置为等于或者低于埋氧层（例如等于或者低于埋氧层的底面，甚至进入厚体衬底中），由此使得在整个晶片上留下极薄的半导体材料层，这有助于保持足够的鳍片强度以承受后续侵蚀性的清洁。在本专利技术一个实施例中，与刻蚀工艺参数的选择相关，刻蚀形成的鳍片1F略微具有倾斜侧壁（截面上窄下宽）的剖面形态，此外该剖面也可以是具有垂直侧壁。鳍片1F例如具有10～30nm的平均宽度。如图3所示，在整个器件也即衬底1与鳍片1F以及沟槽1G上形成保护层2。保护层2的形成工艺可以包括LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射、热氧化、化学氧化等，其材料可以选自氧化硅、氮化硅、氮氧化硅、类金刚石无定形碳等及其组合。优选地，控制工艺参数，使得保护层2在鳍本文档来自技高网...

【技术保护点】
一种绝缘体上鳍片的制造方法，包括：在衬底上形成鳍片；在鳍片侧壁上形成侧墙；各向异性刻蚀衬底，在鳍片下方留下底部结构；各向同性刻蚀衬底，减小底部结构宽度；对底部结构执行氧化或氮化工艺，使其转变为氧化物或氮化物绝缘体。

【技术特征摘要】
1.一种绝缘体上鳍片的制造方法，包括：
在衬底上形成鳍片；
在鳍片侧壁上形成侧墙；
各向异性刻蚀衬底，在鳍片下方留下底部结构；
各向同性刻蚀衬底，减小底部结构宽度；
对底部结构执行氧化或氮化工艺，使其转变为氧化物或氮化物绝
缘体。
2.如权利要求1所述的方法，其中，衬底材质选自Si、Ge、SOI、
GeOI、应变硅、SiGe、GaN、GaAs、InP、InSb、石墨烯、SiC、
碳纳管的任一及其组合。
3.如权利要求1所述的方法，其中，形成侧墙的步骤进一步包括：
在衬底和鳍片上形成保护层；
各向异性刻蚀保护层，去除衬底和鳍片顶部的保护层，仅在鳍片
侧壁上留下侧墙。
4.如权利要求1所述的方法，其中，侧墙材质选自氧化硅、氮化硅、
氮氧化硅、类金刚石无定形碳的任一及其组合。
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【专利技术属性】
技术研发人员：钟汇才，罗军，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11