非易失性存储器装置及其操作和制造方法制造方法及图纸

本发明专利技术提供一种非易失性存储器装置及其操作和制造方法。第一字符线和第二字符线设置在基底上，周期性地布置且在第一方向上延伸。第一多晶硅层间介电膜设置在基底上且分别位于第一字符线下方。第二多晶硅层间介电膜设置在基底上且分别位于第二字符线下方，其中第一多晶硅层间介电膜比第二多晶硅层间介电膜薄。浮置栅极设置在基底与第一多晶硅层间介电膜和第二多晶硅层间介电膜中的每一者之间。穿隧氧化物膜设置在基底与浮置栅极中的每一者之间。比特线设置在第一字符线和第二字符线上方，且沿着与第一方向不同的第二方向延伸。

【技术实现步骤摘要】

本专利技术是关于一种非易失性存储器装置及其操作和制造方法。
技术介绍
近年来，为了克服NAND快闪存储器缩小的问题，已在积极地研究新兴的存储器和三维存储器。一直以来，字符线和/或比特线的延迟限制了存储器控制器的发展。在图1中的上方线和下方线处，是比特线的剖面。相邻比特线之间的距离在上方线处比在下方线处宽。每单位空间的比特线的数目在下方较大，但存在导致比特线延迟的寄生电容。作为对NAND快闪存储器的装置缩小来说，比较重要的专利技术例如自对准浅沟渠隔离（self-align shallow trench isolation,简称SA-STI）会极大地提高了相邻比特线之间的寄生电容。因此，比特线延迟即随着过程微缩而变得越来越显著。在图2中的上方线和下方线处，是字符线的剖面。相邻字符线之间的距离在上方线处比在下方线处宽。每单位空间的字符线的数目在下方较大，但存在导致字符线延迟的寄生电容。为了降低比特成本（bit cost），存储单元至存储单元的空间（cell-to-cell space）随着存储单元微型化而缩小。因此，相邻字符线之间的寄生电容随着NAND存储单元的装置缩小而增加。因此，字符线延迟随着过程微缩而变得显著。
技术实现思路
本专利技术提供一种非易失性存储器装置及其操作和制造方法，其包含：井区，设置在基底中；多条第一字符线和多条第二字符线，设置在所述基底上，周期性地布置且在第一方向上延伸；多个多晶硅层间介电膜，设置在所述基底上且分别位于所述多条第一字符线和所述多条第二字符线下方；多个浮置栅极，设置在所述井区与所述多个多晶硅层间介电膜之间；以及多个穿隧氧化物膜，设置在所述井区与所述多个浮置栅极之间，其中从所述第一字符线到所述基底的第一距离小于从所述第二字符线到所述基底的第二距离。根据本专利技术的示范性实施例，从所述第一字符线的顶部到所述基底的第三距离小于或等于从所述第二字符线的底部到所述基底的第四距离。根据本专利技术的示范性实施例，所述多个多晶硅层间介电膜包含：多个第一多晶硅层间介电膜，设置在所述基底上且分别位于所述第一字符线下方；以及多个第二多晶硅层间介电膜，设置在所述基底上且分别位于所述第二字符线下方，其中所述多个第一多晶硅层间介电膜的厚度小于所述多个第二多晶硅层间介电膜的厚度。根据本专利技术的示范性实施例，所述多个浮置栅极包含：多个第一浮置栅极，设置在所述基底上且分别位于所述多条第一字符线下方；以及多个第二浮置栅极，设置在所述基底上且分别位于所述多条第二字符线下方，其中所述多个第一浮置栅极的厚度小于所述多个第二浮置栅极的厚度。根据本专利技术的示范性实施例，所述非易失性存储器装置还包含多条比特线，所述多条比特线设置在所述第一字符线和所述第二字符线上方，且沿着与所述第一方向不同的第二方向延伸。根据本专利技术的示范性实施例，所述多条比特线包含多条第一比特线和多条第二比特线，且从所述第一比特线到所述基底的第五距离小于从所述第二比特线到所述基底的第六距离。本专利技术进一步提供一种用于操作非易失性存储器装置的方法，所述非易失性存储器装置具有：基底、井区、多个第一多晶硅层间介电膜、多个第二多晶硅层间介电膜、设置在所述基底上的多条第一字符线和多条第二字符线，以及穿隧氧化物膜，其中从所述第一字符线到所述基底的第一距离小于从所述第二字符线到所述基底的第二距离。所述方法包含将第一操作电压施加到所述第一字符线，且将第二操作电压施加到所述第二字符线。根据本专利技术的示范性实施例，其中所述第一操作电压包含第一程序化电压、第一抹除电压、第一导通电压或第一读取电压，且所述第二操作电压包含第二程序化电压、第二抹除电压、第二导通电压或第二读取电压。根据本专利技术的示范性实施例，所述方法还包含用于程序化非易失性存储器装置的以下步骤。将第一程序化电压施加到所述第一字符线，且将第二程序化电压施加到所述第二字符线。所述第一程序化电压和所述第二程序化电压满足以下方程式：CrAVPGM-A=CrBVPGM-B，其中VPGM-A是施加到第一字符线的第一程序化电压，VPGM-B是施加到第二字符线的第二程序化电压，CrA是由第一多晶硅层间介电膜的电容与第一多晶硅层间介电膜和穿隧氧化物膜的电容的总和的比率确定的第一电容耦合比，且CrB是由第二多晶硅层间介电膜的电容与第二多晶硅层间介电膜和穿隧氧化物膜的电容的总和的比率确定的第二电容耦合比。根据本专利技术的示范性实施例，所述方法还包含用于抹除非易失性存储器装置的以下步骤。将井电压施加到井区，将第一抹除电压施加到第一字符线，且将第二抹除电压施加到第二字符线。所述第一抹除电压、所述第二抹除电压和所述井电压满足以下方程式：-CrA(Vwell-VCG-A)=-CrB(Vwell-VCG-B)，其中CrA是由第一多晶硅层间介电膜的电容与第一多晶硅层间介电膜和穿隧氧化物膜的电容的总和的比率确定的第一电容耦合比，CrB是由第二多晶硅层间介电膜的电容与第二多晶硅层间介电膜和穿隧氧化物膜的电容的总和的比率确定的第二电容耦合比，Vwell是井电压，VCG-A是施加到第一字符线的第一抹除电压，且VCG-B是施加到第二字符线的第二抹除电压。根据本专利技术的示范性实施例，所述方法还包含用于读取具有多个存储单元的非易失性存储器装置的以下步骤。确定多个存储单元中将被读取的至少一个存储单元是与第一字符线连接还是与第二字符线连接。如果多个存储单元中将被读取的至少一个存储单元与第一字符线连接，那么将第一读取电压施加到与多个存储单元中将被读取的至少一个存储单元所连接的第一字符线，将第一导通电压施加到其它第一字符线，且将第二导通电压施加到第二字符线。如果多个存储单元中将被读取的至少一个存储单元与第二字符线连接，那么将第二读取电压施加到与多个存储单元中将被读取的至少一个存储单元所连接的第二字符线，将第二导通电压施加到其它第二字符线，且将第一导通电压施加到第一字符线。根据本专利技术的示范性实施例，第一导通电压和第二导通电压满足以下方程式：CrAVpass-A=CrBVpass-B，其中CrA是由第一多晶硅层间介电膜的电容与第一多晶硅层间介电膜和穿隧氧化物膜的电容的总和的比率确定的第一电容耦合比，CrB是由第二多晶硅层间介电膜的电容与第二多晶硅层间介电膜和穿隧氧化物膜的电容的总和的比率确定的第二电容耦合比，Vpass-A是第一导通电压，且Vpass-B是第二导通电压。本文档来自技高网...

【技术保护点】
一种非易失性存储器装置，其特征在于，包括：一井区，设置在一基底中；多条第一字符线和多条第二字符线，设置在所述基底上，周期性地布置且在一第一方向上延伸；多个多晶硅层间介电膜，设置在所述基底上且分别位于所述多条第一字符线和所述多条第二字符线下方；多个浮置栅极，设置在所述井区与所述多个多晶硅层间介电膜之间；以及多个穿隧氧化物膜，设置在所述井区与所述多个浮置栅极之间，其中从所述第一字符线到所述基底的一第一距离小于从所述第二字符线到所述基底的一第二距离。

【技术特征摘要】
2013.08.19 US 13/969,6261.一种非易失性存储器装置，其特征在于，包括：
一井区，设置在一基底中；
多条第一字符线和多条第二字符线，设置在所述基底上，周期性地布
置且在一第一方向上延伸；
多个多晶硅层间介电膜，设置在所述基底上且分别位于所述多条第一
字符线和所述多条第二字符线下方；
多个浮置栅极，设置在所述井区与所述多个多晶硅层间介电膜之间；
以及
多个穿隧氧化物膜，设置在所述井区与所述多个浮置栅极之间，
其中从所述第一字符线到所述基底的一第一距离小于从所述第二字符
线到所述基底的一第二距离。
2.根据权利要求1所述的非易失性存储器装置，其特征在于，从所述
第一字符线的顶部到所述基底的一第三距离小于或等于从所述第二字符线
的底部到所述基底的一第四距离。
3.根据权利要求1所述的非易失性存储器装置，其特征在于，所述多
个多晶硅层间介电膜包括：
多个第一多晶硅层间介电膜，设置在所述基底上且分别位于所述第一
字符线下方；以及
多个第二多晶硅层间介电膜，设置在所述基底上且分别位于所述第二
字符线下方，
其中所述多个第一多晶硅层间介电膜的厚度小于所述多个第二多晶硅
层间介电膜的厚度。
4.根据权利要求1所述的非易失性存储器装置，其特征在于，所述多
个浮置栅极包括：
多个第一浮置栅极，设置在所述基底上且分别位于所述多条第一字符
线下方；以及
多个第二浮置栅极，设置在所述基底上且分别位于所述多条第二字符
线下方，
其中所述多个第一浮置栅极的厚度小于所述多个第二浮置栅极的厚
度。
5.根据权利要求1所述的非易失性存储器装置，其特征在于，还包括：
多条比特线，设置在所述第一字符线和所述第二字符线上方，且沿着
与所述第一方向不同的一第二方向延伸。
6.根据权利要求5所述的非易失性存储器装置，其特征在于，所述多
条比特线包括多条第一比特线和多条第二比特线，且从所述第一比特线到
所述基底的一第五距离小于从所述第二比特线到所述基底的一第六距离。
7.一种用于操作非易失性存储器装置的方法，其特征在于，所述非易
失性存储器装置具有：一基底、一井区、多个第一多晶硅层间介电膜、多
个第二多晶硅层间介电膜、设置在所述基底上的多条第一字符线和多条第
二字符线，以及一穿隧氧化物膜，且从所述第一字符线到所述基底的一第
一距离小于从所述第二字符线到所述基底的一第二距离，所述方法包括：
将一第一操作电压施加到所述第一字符线中的至少一者；以及
将一第二操作电压施加到所述第二字符线中的至少一者。
8.根据权利要求7所述的用于操作非易失性存储器装置的方法，其特
征在于，
所述第一操作电压包括一第一程序化电压、一第一抹除电压、一第一
导通电压或一第一读取电压；以及
所述第二操作电压包括一第二程序化电压、一第二抹除电压、一第二
导通电压或一第二读取电压。
9.根据权利要求8所述的用于操作非易失性存储器装置的方法，其特
征在于，还包括用于程序化所述非易失性存储器装置的以下步骤：
将所述第一程序化电压施加到所述第一字符线中的至少一者；以及
将所述第二程序化电压施加到所述第二字符线中的至少一者；
所述第一程序化电压和所述第二程序化电压满足以下方程式：
CrAVPGM-A=CrBVPGM-B，
其中VPGM-A是施加到所述第一字符线中的至少一者的所述第一程序化
电压，VPGM-B是施加到所述第二字符线中的至少一者的所述第二程序化电
压，CrA是由所述第一多晶硅层间介电膜的电容与所述第一多晶硅层间介电
膜和所述穿隧氧化物膜的电容的总和的比率确定的一第一电容耦合比，且
CrB是由所述第二多晶硅层间介电膜的电容与所述第二多晶硅层间介电膜和
所述穿隧氧化物膜的电容的总和的比率确定的一第二电容耦合比。
10.根据权利要求8所述的用于操作非易失性存储器装置的方法，其
特征在于，还包括用于抹除所述非易失性存储器装置的以下步骤：
将一井电压施加到所述井区；
将所述第一抹除电压施加到所述第一字符线中的至少一者；以及
将所述第二抹除电压施加到所述第二字符线中的至少一者；
所述第一抹除电压、所述第二抹除电压和所述井电压满足以下方程式：
-CrA(Vwell-VCG-A)=-CrB(Vwell-VCG-B)，
其中CrA是由所述第一多晶硅层间介电膜的电容与所述第一多晶硅层
间介电膜和所述穿隧氧化物膜的电容的总和的比率确定的一第一电容耦合
比，CrB是由所述第二多晶硅层间介电膜的电容与所述第二多晶硅层间介电
膜和所述穿隧氧化物膜的电容的总和的比率确定的一...

【专利技术属性】
技术研发人员：渡边浩志，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾;71