半导体器件及制造半导体器件的方法技术

本申请公开一种半导体器件及制造半导体器件的方法，该半导体器件包括：晶体管，形成在半导体衬底上；第一绝缘薄膜，形成在该半导体衬底上方；以及第一和第二电容器，位于该第一绝缘薄膜上。该第一电容器包括下部电极、铁电体和上部电极。该下部电极和该上部电极之一连接至该晶体管的杂质区。该第二电容器包括第一电极、第一电介质、第二电极、第二电介质和第三电极。该下部电极由与该第一电极同样的材料形成，该铁电体由与该第一电介质同样的材料形成，并且该上部电极由与该第二电极同样的材料形成。利用本发明专利技术，可获得具有大电容和高耐受电压的电容器单元，且设计自由度高。

【技术实现步骤摘要】

本公开涉及一种。
技术介绍
诸如铁电体存储器等半导体存储器包括将信息存储为电荷的单元电容器(cellcapacitor)(日本特开专利公开文献N0.7-202138)。铁电体存储器的单元电容器包括两个电极和位于这两个电极之间的介电薄膜。该介电薄膜是铁电型(自发极化)的。 包括逻辑单元和存储器单元的半导体器件设置有电容器，该电容器的应用不同于单元电容器。例如，所述半导体器件包括连接在两根提供操作功率的导线之间的平滑电容器。铁电体被用作这种平滑电容器。相比于使用诸如氧化硅或氮化硅等电介质的电容器，使用铁电体的平滑电容器每单位面积具有较高的电容(相对电容率)。
技术实现思路
在铁电体存储器的单元电容器中使用的铁电体优选为很薄，以允许低电压操作。然而，当平滑电容器的铁电体薄膜很薄时，其耐受电压会降低，而绝缘薄膜的时间相关电介质击穿特性(TDDB)会受到不利影响。 本公开的一个方面是一种半导体器件，包括半导体衬底、晶体管、形成在半导体衬底上方的第一绝缘薄膜、位于第一绝缘薄膜上的第一电容器、以及位于第一绝缘薄膜上的第二电容器。该晶体管包括形成在半导体衬底中的杂质区、位于半导体衬底上的栅绝缘薄膜、以及位于栅绝缘薄膜上的栅电极。该第一电容器包括下部电极、铁电体和上部电极。下部电极和上部电极之一连接至杂质区。该第二电容器包括第一电极、第一电介质、第二电极、第二电介质和第三电极。下部电极和第一电极由相同的材料形成，铁电体和第一电介质由相同的材料形成，并且上部电极和第二电极由相同的材料形成。 根据本专利技术的一个方面，能够以优选方式提供一半导体器件，该半导体器件包括具有不同特性的多个电容器。 本专利技术额外的目的和优点将在后面的说明书中部分地得以阐释，并且基于该说明而部分地得以昭示，或者可以通过本专利技术的实践而得以掌握。本专利技术的目的和优点将借助于随附权利要求特别指出的元件及组合而得以实现和获得。 应当理解的是，以上的概括描述和后文的具体描述仅是示例性的和解释性的，并不能限制本专利技术(其由权利要求主张)。 【附图说明】 通过参阅下面对当前优选实施例的描述以及附图，所述实施例及其目的和优点将得以更好地理解，其中: 图1是半导体器件的示意图； 图2A是单元存储器的电路图； 图2B是电容器单元的电路图； 图3是图1所示半导体器件的示意性局部剖视图； 图4是示出铁电体的电场极化特性的曲线图； 图5是示出铁电体电容器的电压-电容特性的曲线图； 图6A、图6B、图7A、图7B、图8A、图8B、图9A和图9B是示出图1的半导体器件的制造过程的剖视图； 图10是另一种半导体器件的示意性剖视图； 图1lA是在图10的半导体器件中的单元存储器的电路图； 图1lB是在图10的半导体器件中的电容器单元的电路图； 图12是另一种半导体器件的示意性剖视图； 图13是另一种半导体器件的示意性剖视图； 图14A是在图12的半导体器件中的单元存储器的电路图； 图14B是在图12的半导体器件中的电容器单元的电路图； 图15A是在图13的半导体器件中的单元存储器的电路图； 图15B是在图13的半导体器件中的电容器单元的电路图；以及 图16是另一种半导体器件的示意性剖视图。 【具体实施方式】 下面将结合附图对各种实施例进行描述。这些实施例将以示例形式示出并且不受附图的限制，在附图中，同样的附图标记指向同样的元件。附图中对元件的图示是为简明而清晰，并且不必按比例绘制。为帮助理解，在剖视图中可能不会示出阴影线。 参照图1，半导体器件10是使用半导体衬底11的逻辑混合型(logic-mixed)存储器。在该半导体衬底11上，半导体器件10包括逻辑单元12和13、存储器单元14、电容器元件单元15和16、以及输入/输出单元17和18。 例如，逻辑单元12和13的每一个包括CPU或执行给定处理的处理电路。逻辑单元12和13能够访问存储器单元14。逻辑单元12和13的每一个能够访问通过输入/输出单元17和18耦接至半导体器件10的外部设备。 例如，存储器单元14是铁电体存储器并包括多个单元存储器(memory cell)。每个单元存储器包括将信息存储为电荷的电容器(后文中称为单元电容器)。铁电体薄膜用作该单元电容器。 电容器兀件单兀15和16的每一个包括包含有铁电体薄膜的电容器(后文中称为铁电体电容器)。例如，铁电体电容器用于为逻辑单元12和13以及存储器单元14提供稳定的(平滑后的)电源电压。 图3是半导体器件10的示意性剖视图。在图3中，左侧示出的是图1所示存储器单元14的单元存储器，而右侧示出的是图1所示电容器元件单元15和16的每一个的电容器单元。 如图3所示，元件隔离薄膜21形成在半导体衬底11的给定区域中。例如，半导体衬底11是硅衬底，而元件隔离薄膜21是氧化硅薄膜。元件隔离薄膜21限定了半导体衬底11中的有源区。该有源区包括P阱22，其通过注入诸如硼(B)等P型杂质至有源区而形成。有源区(P阱22)包括晶体管30。晶体管30包括栅电极34、栅绝缘薄膜33、以及杂质区31和32。杂质区31包括低浓度杂质区31a和高浓度杂质区31b。以同样的方式，杂质区32包括低浓度杂质区32a和高浓度杂质区32b。 侧壁35形成在栅电极34的两侧。绝缘薄膜41 (停止层)覆盖栅电极34、侧壁35、以及元件隔离薄膜21。绝缘薄膜41例如是氮氧化硅(S1N)薄膜。 层间绝缘薄膜42形成在晶体管30和元件隔离薄膜21上。层间绝缘薄膜42具有平滑的上表面。层间绝缘薄膜42是第一绝缘薄膜的一个示例。 层间绝缘薄膜42包括从层间绝缘薄膜42的上表面延伸至杂质区31b和32b的导电塞43a和43b。导电塞43a和43b例如是钨塞。此外，导电塞43a和43b包括阻挡薄膜(未示出)。 抗氧化薄膜44形成在层间绝缘薄膜42以及导电塞43a和43b上。抗氧化薄膜44例如包括氮氧化硅(S1N)薄膜和氧化硅薄膜(S1)。 保护薄膜45形成在抗氧化薄膜44上。保护薄膜45例如由氧化铝(Al2O3)形成。保护薄膜45例如具有20nm的厚度。由于有保护薄膜45，来自层间绝缘薄膜42的氢气和湿气不会进入铁电体电容器和单元电容器中。 单元存储器的单元电容器50形成在保护薄膜45上的给定区域中。单元电容器50包括下部电极51、铁电体52、以及上部电极53，它们按照此顺序堆叠在保护薄膜45上。 下部电极51从铁电体52的端部向外侧(图3中看到的右侧)延伸。下部电极51例如由钼(Pt)形成。下部电极51例如具有150nm的厚度。 铁电体52由包括I丐钛矿型(perovskite)结构的铁电体材料(例如错钛酸铅(PZT))形成。铁电体52例如具有10nm的厚度。铁电体52可由PLCSZT形成，上述PLCSZT是通过添加镧(La)、钙(Ca)和锶(Sr)至PZT而获得。 上部电极53例如由氧化铱(IrO2)形成。上部电极53例如具有250nm的厚度。 电容器单元60形成在保护薄膜45上的另一个给定区域中，例如位于元件隔离薄膜21上方的区域中。 电容器单兀60包括第一电极61、第一电介质62、第二电极63、本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；晶体管，包括形成在该半导体衬底中的杂质区、位于该半导体衬底上的栅绝缘薄膜、以及位于该栅绝缘薄膜上的栅电极；第一绝缘薄膜，形成在该半导体衬底上方；第一电容器，位于该第一绝缘薄膜上，其中该第一电容器包括下部电极、铁电体、以及上部电极，并且该下部电极和该上部电极之一连接至该杂质区；以及第二电容器，位于该第一绝缘薄膜上，其中该第二电容器包括第一电极、第一电介质、第二电极、第二电介质、以及第三电极；其中该下部电极和该第一电极由同样的材料形成，该铁电体和该第一电介质由同样的材料形成，并且该上部电极和该第二电极由同样的材料形成。

【技术特征摘要】
2013.08.29 JP 2013-1782091.一种半导体器件，包括: 半导体衬底； 晶体管，包括形成在该半导体衬底中的杂质区、位于该半导体衬底上的栅绝缘薄膜、以及位于该栅绝缘薄膜上的栅电极； 第一绝缘薄膜，形成在该半导体衬底上方； 第一电容器，位于该第一绝缘薄膜上，其中该第一电容器包括下部电极、铁电体、以及上部电极，并且该下部电极和该上部电极之一连接至该杂质区；以及 第二电容器，位于该第一绝缘薄膜上，其中该第二电容器包括第一电极、第一电介质、第二电极、第二电介质、以及第三电极； 其中该下部电极和该第一电极由同样的材料形成，该铁电体和该第一电介质由同样的材料形成，并且该上部电极和该第二电极由同样的材料形成。2.根据权利要求1所述的半导体器件，还包括: 第二绝缘薄膜，覆盖该第一电容器和该第二电容器； 第一导电塞，延伸通过该第二绝缘薄膜，其中该第一导电塞连接至该第三电极；以及第二导电塞，延伸通过该第二绝缘薄膜，其中该第二导电塞连接至该第一电极和该第二电极之一。3.根据权利要求2所述的半导体器件，还包括延伸通过该第二绝缘薄膜的第三导电塞，其中该第三导电塞连接至该第一电极和该第二电极中的另一个。4.根据权利要求3所述的半导体器件，还包括位于该第二绝缘薄膜上的导线，其中该导线通过该第二导电塞和该第三导电塞将该第一电极和该第二电极彼此连接。5.根据权利要求1所述...

【专利技术属性】
技术研发人员：松浦修武，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：日本;JP