存储装置及其制造方法制造方法及图纸

本发明专利技术公开了一种存储装置及其制造方法。该存储装置包括一衬底、一三维存储阵列(3Dmemory array)、一周边电路(periphery circuit)以及一导电连接结构(conductive connection structure)。三维存储阵列及周边电路叠层设置于衬底上。周边电路包括一图案化金属层及一接触结构(contact structure)，接触结构电性连接于图案化金属层。导电连接结构电性连接于图案化金属层，三维存储阵列经由导电连接结构电性连接至周边电路。

【技术实现步骤摘要】

本专利技术是有关于一种，且特别是有关于一种具有垂直叠层结构的。
技术介绍
近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度及具有小尺寸的存储装置。 因此，设计者们无不致力于开发一种三维存储装置，不但具有许多叠层平面而达到更高的储存容量，具备良好的特性，同时具有更微小的尺寸。
技术实现思路
本专利技术是有关于一种。存储装置中，将三维存储阵列与周边电路垂直叠层，可以将元件在芯片表面占据的面积大幅缩减，进而有效地达到芯片尺寸微缩的效果。 根据本专利技术的一实施例，是提出一种存储装置。存储装置包括一衬底、一三维存储阵列(3Dmemory array)、一周边电路(periphery circuit)以及一导电连接结构(conductive connect1n structure)。三维存储阵列及周边电路叠层设置于衬底上。周边电路包括一图案化金属层及一接触结构(contact structure),接触结构电性连接于图案化金属层。导电连接结构电性连接于图案化金属层，三维存储阵列经由导电连接结构电性连接至周边电路。 根据本专利技术的另一实施例，是提出一种存储装置的制造方法。存储装置的制造方法包括以下步骤。提供一衬底；设置一三维存储阵列及一周边电路叠层于衬底上；以及形成一导电连接结构。周边电路包括一图案化金属层及一接触结构，接触结构电性连接于图案化金属层。导电连接结构电性连接于图案化金属层，三维存储阵列经由导电连接结构电性连接至周边电路。 为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下: 【附图说明】 图1绘示根据本专利技术一实施例的存储装置的立体图。 图2绘示根据本专利技术一实施例的存储装置的侧视图。 图3绘示根据本专利技术另一实施例的存储装置的立体图。 图4绘示根据本专利技术另一实施例的存储装置的侧视图。 图5绘示根据本专利技术一实施例的导电连接结构的简化立体图。 图6A至图6C绘示依照本专利技术的一实施例的存储装置的制造方法示意图。 图7A至图7C绘示依照本专利技术的另一实施例的存储装置的制造方法示意图。 【符号说明】 100、200:存储装置 110:衬底 120:三维存储阵列 130:周边电路 131、131a、131b:图案化金属层 133、133a、133b:接触结构 135:晶体管 140、140’、340、540、540’:导电连接结构 150:绝缘层 360:外延硅层 580:芯片 ML、ML1、ML2、ML3:金属层 【具体实施方式】 在本专利技术的实施例中，是提出一种。存储装置中，将三维存储阵列与周边电路垂直叠层，可以将元件在芯片表面占据的面积大幅缩减，进而有效地达到芯片尺寸微缩的效果。以下是提出各种实施例进行详细说明。然而，实施例仅用以作为范例说明，并不会限缩本专利技术欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示本专利技术的技术特点。 图1绘示根据本专利技术一实施例的存储装置100的立体图，图2绘示根据本专利技术一实施例的存储装置100的侧视图。请参照图1?图2，存储装置100包括衬底110、三维存储阵列(3Dmemory array) 120、周边电路(periphery circuit) 130以及导电连接结构(conductive connect1n structure) 140。三维存储阵列120及周边电路130叠层设置于衬底110上。周边电路130包括图案化金属层131及接触结构(contact structure) 133,接触结构133电性连接于图案化金属层131。导电连接结构140电性连接于图案化金属层131，三维存储阵列120经由导电连接结构140电性连接至周边电路130。本实施例中，三维存储阵列120叠层于周边电路130之上，存储装置100具有阵列位于周边电路上(array-on-periphery, Α0Ρ)的结构。 一实施例中，相异于周边电路130原本用于连接至各个晶体管135的接触点(contact)及金属拉线(metal routing),图案化金属层131例如是一层额外的金属拉线，接触结构133例如是一额外的接触点，专用于连接至导电连接结构140，以达到电性连接三维存储阵列120和周边电路130的目的。 存储装置100中，三维存储阵列120叠层于周边电路130之上，两者经由垂直的导电连接结构140电性连接。相较于以往将存储阵列和周边电路设置于芯片的同一平面上的结构而言，根据本专利技术的实施例，将三维存储阵列120与周边电路130在单一芯片上垂直叠层的结构，可以将元件在芯片表面占据的面积大幅缩减，进而有效地达到芯片尺寸微缩的效果。举例来说，当三维存储阵列120与周边电路130各别所占的平面面积大约相等时，将两者垂直叠层于单一芯片上，可以将元件(主要是三维存储阵列120与周边电路130)在芯片表面占据的面积大幅缩减闻达约50%。 一实施例中，如图1所示,导电连接结构140例如具有垂直的柱状结构，导电连接结构140的长宽比(aspect rat1)例如大于2,较佳地例如大于10。 如图2所示，周边电路130更包括多个晶体管135，晶体管135经由接触结构133电性连接于图案化金属层131。实施例中，晶体管135例如是金属氧化物半导体元件(metaloxide semiconductor, M0S)。 实施例中，如图1?图2所示，是以周边电路130包括一层图案化金属层131为例。然实际应用时，亦可视应用状况增加图案化金属层131的数量，用以电性连接接触结构133与导电连接结构140，而接触结构133的数量亦可视应用状况增加，并不以前述的单层图案化金属层131及接触结构133为限。 实施例中，图案化金属层131和接触结构133采用低片电阻值(sheetresistance)及耐高温的材质。举例来说，图案化金属层131和接触结构133的材质分别可独立地包括铝、铜、钨、或金属硅化物的至少其中之一。材质会影响后续工艺的温度范围。举例来说，当图案化金属层131和接触结构133的材质为钨时，后段工艺(back end of line,BE0L)的温度可以承受至约800°C，当图案化金属层131和接触结构133的材质为铝或铜时，后段工艺的温度需低于约400°C，但铝或铜具有较高的导电性。 如图1?图2所示，三维存储阵列120包括至少一金属层MLl，导电连接结构140电性连接于金属层ML1。实施例中，如图1所示，三维存储阵列120可包括三层金属层MLl、ML2和ML3，导电连接结构140电性连接于金属层MLl，导电连接结构140’电性连接于金属层ML3，三维存储阵列120亦可经由导电连接结构140’依序电性连接于图案化金属层131、接触结构133至周边电路130。 一实施例中，三维存储阵列120例如是三维垂直栅极与非门存储器(3DVeVticalgate NAND本文档来自技高网...

【技术保护点】
一种存储装置，包括：一衬底；一三维存储阵列(3Dmemory array)及一周边电路(periphery circuit)叠层设置于该衬底上，该周边电路包括：一图案化金属层；及一接触结构(contact structure)，电性连接于该图案化金属层；以及一导电连接结构(conductive connection structure)，电性连接于该图案化金属层，其中该三维存储阵列经由该导电连接结构电性连接至该周边电路。

【技术特征摘要】
1.一种存储装置，包括: 一衬底； 一三维存储阵列(3Dmemory array)及一周边电路(periphery circuit)叠层设置于该衬底上，该周边电路包括: 一图案化金属层 '及 一接触结构(contact structure),电性连接于该图案化金属层；以及 一导电连接结构(conductive connect1n structure),电性连接于该图案化金属层，其中该三维存储阵列经由该导电连接结构电性连接至该周边电路。2.根据权利要求1所述的存储装置，其中该三维存储阵列叠层于该周边电路之上。3.根据权利要求1所述的存储装置，其中该周边电路叠层于该三维存储阵列之上。4.根据权利要求3所述的存储装置，更包括: 一外延硅Gp1-Si)层或一绝缘层上覆硅(SOI)层，设置于该三维存储阵列与该周边电路之间。5.根据权利要求1所述的存储装置，其中该导电连接结构的长宽比(aspectrat1)是大于2。6.一种存储装置的制造方法，包括:...

【专利技术属性】
技术研发人员：萧逸璿，施彦豪，陈士弘，吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71