一种扩展频谱控制的锁相环电路和方法技术

本发明专利技术披露了一种锁相环电路和方法。在实施例中，该锁相环电路包括：开关电容电路，开关电容电路产生调制波形，该调制波形以电流形式注入锁相环电路，使得锁相环输出频率被调制。与现有技术的扩频锁相环相比，本发明专利技术实施例的扩频锁相环结构简单，功率消耗低，硅开销低，并且在扩频比和调制频率两方面均具有灵活性。

【技术实现步骤摘要】

本专利技术涉及锁相环PLL电路，具体地说涉及扩展频谱控制的锁相环电路。
技术介绍
近年来，随着SoC(系统级芯片)的高速化，大规模集成电路和数字家电产品的电磁 干扰的问题日益严重。扩展频谱控制的锁相环（SS-PLL)是一种降低电磁干扰的有效手段， 它通过对集成电路中的基准时钟信号的频率进行微调，从而将输出时钟信号的频谱扩展来 降低电磁干扰。 图1是一种现有技术的扩频锁相环SS-PLL的框图。该扩频锁相环除包括相位频 率检测器（Phase-frequencydetector,简称PFD)、第一电流泵（chargepump,简称CP)、低 通滤波器（lowpassfilter，简称LPF)和压控振荡器（VoltageControlledOscillator， 简称VC0)外，还包括第二电流泵。该第二电流泵工作频率比第一电流泵的工作频率低。第 二电流泵的充放电电流通过低通滤波器叠加到来自第一电流泵的充放电电流上，从而调制 施加在VCO的输入端上的电压，进而调制输出时钟信号的频率。然而，该方案要求低通滤波 器满足R1*C1=R2*C2。尤为重要的是，由于PFD的输入信号之一也包含了调制信号的成分， PLL在非扩频模式下的带宽必须足够小以滤除调制信号所产生的这一反馈分量。 图2示意了另一种现有技术的扩频锁相环的框图。该扩频锁相环(利用对其中的 分频器进行调制。该方案虽然取得不错的效果，但是结构较为复杂。
技术实现思路
本专利技术实施例在第一方面提供一种锁相环电路。该锁相环电路包括：开关电容电 路，开关电容电路产生调制波形，该调制波形以电流形式注入锁相环电路，使得锁相环输出 频率被调制。 优选地，锁相环电路包括扩频时钟发生器，所述开关电容电路位于扩频时钟发生 器中，扩频时钟发生器还具有第一电流源和第二电流源，扩频时钟发生器以低于反馈时钟 信号的频率周期性交替选择分别与第一电流源和第二电流源相应的信号，开关电容电路对 选择出的信号作低通滤波，所述低通滤波后的信号为调制波形。 优选地，锁相环电路包括扩频时钟发生器，所述开关电容电路位于扩频时钟发生 器中，扩频时钟发生器还具有第一电流源、第二电流源和放大器，第二电流源、放大器和一 个第三电容连接成积分器；扩频时钟发生器以低于反馈时钟信号的频率周期性交替选择分 别与第一电流源和第二电流源相应的信号，作为积分器的正负输入信号；积分器的输出信 号为调制波形。 优选地，扩频时钟发生器包括第三电流源，扩频时钟发生器将调制波形与第三电 流源的电流比较得到差信号，环路滤波器电路将该差信号调制到控制电压。进一步优选地， 扩频时钟发生器包括晶体管，其栅极接收低通滤波后的信号，漏极接收第三电流源的电流。 优选地，调制波形是三角波。 优选地，扩频锁相环电路包括：电荷泵电路，根据所述锁相环电路的输出时钟信号 的反馈时钟信号和基准时钟信号的相位差来切换充放电电流的释放和吸入；环路滤波器电 路，具有滤波电容，该滤波电容由充放电电流进行充放电并生成控制电压；压控振荡器，以 与所述控制电压相应的频率进行振荡。 本专利技术实施例在第二方面提供一种锁相环电路的扩频方法，该方法包括：开关电 容电路产生调制波形；该调制波形以电流形式注入锁相环电路，使得锁相环输出频率被调 制。 与现有技术的扩频锁相环相比，本专利技术实施例的扩频锁相环结构简单，功率消耗 低，硅开销低，并且在扩频比和调制频率两方面均具有灵活性。 【附图说明】 下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。 图1是一种现有技术的扩频锁相环SS-PLL的框图； 图2示意了另一种现有技术的扩频锁相环的框图； 图3示意了根据本专利技术实施例的扩频锁相环PLL电路； 图4示意了锁相环的各种电压、频率波形图； 图5是扩展频谱和开关电容调制的关系示意图； 图6不意了根据本专利技术另一实施例的扩频锁相环PLL电路。 【具体实施方式】 本专利技术实施例提供一种基于开关电容电路的扩频锁相环电路架构。该开关电容电 路产生调制波形，比如三角波，该调制波形以电流形式注入锁相环电路，使得锁相环输出频 率被调制。因此，锁相环输出时钟的频谱得以扩展。 图3示意了根据本专利技术实施例的扩频锁相环PLL电路。如图3所示，锁相环作为 闭环控制系统工作，它包括相位检波器30、电荷泵31、环路滤波器32和压控振荡器（VCO) 33、环路分频器34和扩频时钟发生器（SSCG)35。在一个例子中，可以将相位检波器和电荷 泵组合在一个功能块中。 在相位检波器30中，比较基准频率Fclk和反馈频率Ffb。在大多数系统中，这种 相位检波器是一个相位和频率检波器。该相位-频率检波器生成一个与基准频率Fclk和 反馈频率Ffb的相位差相应的信号up或dn。在一个例子中，环路分频器34对扩频锁相环 的输出时钟信号Fout进行分频并生成反馈时钟信号Ffb。 电荷泵电路（CP)31根据PFD30的输出切换充电电流Icp的释放和吸入。当up有 效时，释放充电电流；当dn有效时，吸入放电电流。 环路滤波器电路（LPF)32使充电电流平滑化并生成电压Vc。在图示的例子中，环 路滤波器电路包括一个3次RC结构的低通滤波器，第1级包括电阻R2,电阻R2和电容Cl; 第2级包括电容C2 ;第3级包括电阻R3和电容C3。其中，R3和C3可以进一步消除由基准 时钟带来的尖峰（spike)问题。该低通滤波器对来自电荷泵电路12的电流进行平滑。当 然，本领域的技术人员将会意识到，也可采用其它形式的低通滤波器，比如2次RC结构的低 通滤波器，而不偏离本专利技术的范围。 环路滤波器电路还可以包括由RUR2构成的分压电路，该分压电路将来自扩频时 钟发生器35的电流叠加到来自电荷泵电路12的电流上。 压控振荡器（VCO) 33以与Vc相应的频率进行振荡，并输出具有频率Fout的时钟 信号。 相位检波器30、电荷泵电路31、环路滤波器电路32和压控振荡器33构成非扩频 模式下的锁相环，本领域的技术人员意识到，该锁相环也可以采用其它构形的电路构成，而 不偏离本专利技术的范围。 扩频时钟发生器（SSCG)具有开关电容电路、第一电流源Issl和第二电流源Iss2。 扩频时钟发生器以低于反馈时钟信号Ffb的频率Fmod周期性交替通断开关Φ1和Φlb，从 而交替选择分别与第一电流源Issl和第二电流源Iss2相应的信号Issl*RM1，Iss2*RM2流 入开关电容电路352。RM1、Rm2分别是晶体管Ml和M2所呈现的电阻。 开关电容电路352中的开关以高于流入电压信号频率的频率fc工作，开关电容电 路等效于阻值为lAfc*Cssl)的电阻，其中Cssl为开关电容的电容值。该电阻和电容Css2 构成一个低通滤波器。由此，晶体管M3的栅极电压为频率为Fmod的类三角波40 (图4)， 该类三角波的上升沿或下降沿的时间常数为 T=R*Css2=l/F*Css2/Cssl。 由于F、Cssl和Css2均与功率、电压和温度中的任何一个因素无关，因此该时间常 数和功率、电压和温度均无关。因此，不易受上述因素干扰。 本文档来自技高网...

【技术保护点】
一种锁相环电路，包括：开关电容电路，开关电容电路产生调制波形，该调制波形以电流形式注入锁相环电路，使得锁相环输出频率被调制。

【技术特征摘要】
1. 一种锁相环电路，包括： 开关电容电路，开关电容电路产生调制波形，该调制波形以电流形式注入锁相环电路， 使得锁相环输出频率被调制。2. 如权利要求1所述的扩频锁相环电路，其中锁相环电路包括扩频时钟发生器，所述 开关电容电路位于扩频时钟发生器中，扩频时钟发生器还具有第一电流源和第二电流源， 扩频时钟发生器以低于反馈时钟信号的频率周期性交替选择分别与第一电流源和第二电 流源相应的信号，开关电容电路对选择出的信号作低通滤波，所述低通滤波后的信号为调 制波形。3. 如权利要求1所述的扩频锁相环电路，其中锁相环电路包括扩频时钟发生器，所述 开关电容电路位于扩频时钟发生器中，扩频时钟发生器还具有第一电流源、第二电流源和 放大器，第二电流源、放大器和一个第三电容连接成积分器；扩频时钟发生器以低于反馈时 钟信号的频率周期性交替选择分别与第一电流源和第二电流源相应的信号，作为积分器的 正负输入信号；积分器的输出信号为调制波...

【专利技术属性】
技术研发人员：麦日锋，刘明，
申请(专利权)人：京微雅格北京科技有限公司，
类型：发明
国别省市：北京;11