低温多晶硅薄膜晶体管GOA电路制造技术

本发明专利技术提供了一种低温多晶硅薄膜晶体管GOA电路，用于正反双向扫描传输，包括级联的多个GOA单元，设N为正整数，第N级GOA单元采用多个N型晶体管与多个P型晶体管，所述第N级GOA单元包括：传输部分(100)、传输控制部分(200)、资料存储部分(300)、数据清除部分(400)、输出控制部分(500)、及输出缓冲部分(600)。采用传输闸进行上下级传输信号，采用或非门逻辑单元和与非门逻辑单元对信号进行转换，采用时序反相器和反相器对信号进行储存和传输，解决了LTPS单一型TFT的器件电路稳定性不佳，功耗较大的问题以及单一型GOA电路的TFT漏电的问题，优化了电路的性能，并可实现超窄边框或无边框的设计。

【技术实现步骤摘要】

本专利技术涉及显示
，尤其涉及一种低温多晶硅薄膜晶体管GOA电路。
技术介绍
GOA(Gate Drive On Array)，是利用薄膜晶体管(thin film transistor，TFT)液晶显示器阵列(Array)制程将栅极驱动器制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式。通常，GOA电路主要由上拉部分(Pull-up part)、上拉控制部分(Pull-up control part)、下传部分(Transfer part)、下拉部分(Pull-down part)、下拉维持电路部分(Pull-down Holding part)、以及负责电位抬升的上升部分(Boost part)组成，上升部分一般由一自举电容构成。上拉部分主要负责将输入的时钟信号(Clock)输出至薄膜晶体管的栅极，作为液晶显示器的驱动信号。上拉控制部分主要负责控制上拉部分的打开，一般是由上级GOA电路传递来的信号作用。下拉部分主要负责在输出扫描信号后，快速地将扫描信号(亦即薄膜晶体管的栅极的电位)拉低为低电平。下拉维持电路部分则主要负责将扫描信号和上拉部分的信号保持在关闭状态(即设定的负电位)。上升部分则主要负责对上拉部分的电位进行二次抬升，确保上拉部分的正常输出。随着低温多晶硅(Low Temperature Poly-silicon，LTPS)半导体薄膜晶体管(Thin-film transistor，TFT)的发展，LTPS-TFT液晶显示器也越来越受关注，LTPS-TFT液晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点，由于低温多晶硅较非晶硅(a-Si)的排列有次序，低温多晶硅半导体本身具有超高的电子迁移率，比非晶硅半导体相对高100倍以上，可以采用GOA技术将栅极驱动器制作在薄膜晶体管阵列基板上，达到系统整合的目标、节省空间及驱动IC的成本。然而，对于低温多晶硅薄膜晶体管来说，单一型(单一N型或单一P型)的GOA电路存在结构复杂，电路特性差，特别是功耗大的问题，尤其是用到中小尺寸，功耗成为其性能考证的重要指标，因此，如何有效的减小功耗，同时增强电路结构和性能的整体稳定性成为了目前低温多晶硅半导体薄膜晶体管GOA电路所面临一个重要问题。
技术实现思路
本专利技术的目的在于提供一种低温多晶硅半导体薄膜晶体管GOA电路，能够解决LTPS单一型TFT的器件电路稳定性不佳，功耗较大的问题；解决目前单一型GOA电路的TFT漏电的问题，优化电路的性能；并可实现超窄边框或无边框的设计。为实现上述目的，本专利技术提供了一种低温多晶硅半导体薄膜晶体管GOA电路，用于正反双向扫描传输，包括级联的多个GOA单元，设N为正整数，第N级GOA单元采用多个N型晶体管与多个P型晶体管，所述第N级GOA单元包括：传输部分、传输控制部分、资料存储部分、数据清除部分、输出控制部分及输出缓冲部分；所述传输部分电性连接于第一低频信号、第二低频信号、所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端、所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端与所述资料存储部分；所述传输控制部分电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端、所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端、第M-2级时序信号、电源高电位、电源低电位与资料存储部分；所述资料存储部分电性连接于所述传输部分、传输控制部分、电源高电位与电源低电位；所述数据清除部分电性连接于所述资料存储部分、输出控制部分、数据清除部分、电源高电位与复位信号端；所述输出控制部分电性连接于所述数据清除部分、输出缓冲部分、驱动输出端、时序信号、电源高电位与电源低电位；所述输出缓冲部分电性连于所述输出控制部分、输出端、电源高电位与电源低电位；所述第一低频信号和第二低频信号的电位随着正反扫描进行切换，正向扫描时，所述第一低频信号相当于直流高电位，所述第二低频信号相当于直流低电位；反向扫描时，所述第一低频信号相当于直流低电位，所述第二低频信号相当于直流高电位；所述传输部分包括：一第一P型晶体管，所述第一P型晶体管的栅极电性连接于第二低频信号，源极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端，漏极电性连接于第一节点；一第二N型晶体管，所述第二N型晶体管的栅极电性连接于第一低频信号，源极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端，漏极电性连接于第一节点；一第三P型晶体管，所述第三P型晶体管的栅极电性连接于第一低频信号，源极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端，漏极电性连接于第二节点；一第四N型晶体管，所述第四N型晶体管的栅极电性连接于第二低频信号，源极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端，漏极电性连接于第二节点；所述传输控制部分包括：一第五P型晶体管，所述第五P型晶体管的栅极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端，源极电性连接于电源高电位，漏极电性连接于第六P型晶体管的源极；一第六P型晶体管，所述第六P型晶体管的栅极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端，源极电性连接于第五P型晶体管的漏极，漏极电性连接于第七N型晶体管的源极；一第七N型晶体管，所述第七N型晶体管的栅极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端，源极电性连接于第六P型晶体管的漏极，漏极电性连接于电源低电位；一第八N型晶体管，所述第八N型晶体管的栅极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端，源极电性连接于第六P型晶体管的漏极，漏极电性连接于电源低电位；一第九P型晶体管，所述第九P型晶体管的栅极电性连接于第六P型晶体管的漏极，源极电性连接于电源高电位，漏极电性连接于第十N型晶体管的源极；一第十N型晶体管，所述第十N型晶体管的栅极电性连接于第六P型晶体管的漏极，源极电性连接于第九P型晶体管的漏极，漏极电性连接于电源低电位；一第十一P型晶体管，所述第十一P型晶体管的栅极电性连接于第六P型晶体管的漏极，源极电性连接于第十二N型晶体管的源极，漏极电性连接于第M-2级时序信号；一第十二N型晶体管，所述第十二N型晶体管的栅极电性连接于第九P型晶本文档来自技高网...

【技术保护点】
一种低温多晶硅薄膜晶体管GOA电路，其特征在于，用于正反双向扫描传输，包括级联的多个GOA单元，设N为正整数，第N级GOA单元采用多个N型晶体管与多个P型晶体管，所述第N级GOA单元包括：传输部分(100)、传输控制部分(200)、资料存储部分(300)、数据清除部分(400)、输出控制部分(500)及输出缓冲部分(600)；所述传输部分(100)电性连接于第一低频信号(UD)、第二低频信号(DU)、所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))、所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))与所述资料存储部分(300)；所述传输控制部分(200)电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))、所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))、第M‑2级时序信号(CK(M‑2))、电源高电位(H)、电源低电位(L)与资料存储部分(300)；所述资料存储部分(300)电性连接于所述传输部分(100)、传输控制部分(200)、数据清除部分(400)、电源高电位(H)与电源低电位(L)；所述数据清除部分(400)电性连接于所述资料存储部分(300)、输出控制部分(500)、电源高电位(H)与复位信号端(Reset)；所述输出控制部分(500)电性连接于所述数据清除部分(400)、输出缓冲部分(600)、驱动输出端(ST(N))、时序信号(CK(M))、电源高电位(H)与电源低电位(L)；所述输出缓冲部分(600)电性连于所述输出控制部分(500)、输出端(G(N))、电源高电位(H)与电源低电位(L)；所述第一低频信号(UD)和第二低频信号(DU)的电位随着正反扫描进行切换，正向扫描时，所述第一低频信号(UD)相当于直流高电位，所述第二低频信号(DU)相当于直流低电位；反向扫描时，所述第一低频信号(UD)相当于直流低电位，所述第二低频信号(DU)相当于直流高电位；所述传输部分(100)包括一第一P型晶体管(T1)，所述第一P型晶体管(T1)的栅极电性连接于第二低频信号(DU)，源极电性连接于所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))，漏极电性连接于第一节点(P(N))；一第二N型晶体管(T2)，所述第二N型晶体管(T2)的栅极电性连接于第一低频信号(UD)，源极电性连接于所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))，漏极电性连接于第一节点(P(N))；一第三P型晶体管(T3)，所述第三P型晶体管(T3)的栅极电性连接于第一低频信号(UD)，源极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))，漏极电性连接于第二节点(Q(N))；一第四N型晶体管(T4)，所述第四N型晶体管(T4)的栅极电性连接于第二低频信号(DU)，源极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))，漏极电性连接于第二节点(Q(N))；所述传输控制部分(200)包括：一第五P型晶体管(T5)，所述第五P型晶体管(T5)的栅极电性连接于所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))，源极电性连接于电源高电位(H)，漏极电性连接于第六P型晶体管(T6)的源极；一第六P型晶体管(T6)，所述第六P型晶体管(T6)的栅极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))，源极电性连接于第五P型晶体管(T5)的漏极，漏极电性连接于第七N型晶体管(T7)的源极；一第七N型晶体管(T7)，所述第七N型晶体管(T7)的栅极电性连接于所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))，源极电性连接于第六P型晶体管(T6)的漏极，漏极电性连接于电源低电位(L)；一第八N型晶体管(T8)，所述第八N型晶体管(T8)的栅极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))，源极电性连接于第六P型晶体管(T6)的漏极，漏极电性连接于电源低电位(L)；一第九P型晶体管(T9)，所述第九P型晶体管(T9)的栅极电性连接于第六P型晶体管(T6)的漏极，源极电性连接于电源高电位(H)，漏极电性连接于第十N型晶体管(T10)的源极；一第十N型晶体管(T10)，所述第十N型晶体管(T10)的栅极电性连接于第六P型晶体管(T6)的漏极，源极电性连接于第九P型晶体管(T9)的漏极，漏极电性连接于电源低电位(L)；一第十一P型晶体管(T11)，所述第十一P型晶体管(T11)的栅极电性连接于第六...

【技术特征摘要】
1.一种低温多晶硅薄膜晶体管GOA电路，其特征在于，用于正反双向扫
描传输，包括级联的多个GOA单元，设N为正整数，第N级GOA单元采用多个
N型晶体管与多个P型晶体管，所述第N级GOA单元包括：传输部分(100)、
传输控制部分(200)、资料存储部分(300)、数据清除部分(400)、输出控制
部分(500)及输出缓冲部分(600)；
所述传输部分(100)电性连接于第一低频信号(UD)、第二低频信号(DU)、
所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端(ST(N-1))、所
述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))与所
述资料存储部分(300)；所述传输控制部分(200)电性连接于所述第N级GOA
单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))、所述第N级GOA单
元的前一级第N-1级GOA单元的驱动输出端(ST(N-1))、第M-2级时序信号
(CK(M-2))、电源高电位(H)、电源低电位(L)与资料存储部分(300)；所
述资料存储部分(300)电性连接于所述传输部分(100)、传输控制部分(200)、
数据清除部分(400)、电源高电位(H)与电源低电位(L)；所述数据清除部
分(400)电性连接于所述资料存储部分(300)、输出控制部分(500)、电源
高电位(H)与复位信号端(Reset)；所述输出控制部分(500)电性连接于所
述数据清除部分(400)、输出缓冲部分(600)、驱动输出端(ST(N))、时序信
号(CK(M))、电源高电位(H)与电源低电位(L)；所述输出缓冲部分(600)
电性连于所述输出控制部分(500)、输出端(G(N))、电源高电位(H)与电
源低电位(L)；
所述第一低频信号(UD)和第二低频信号(DU)的电位随着正反扫描进
行切换，正向扫描时，所述第一低频信号(UD)相当于直流高电位，所述第
二低频信号(DU)相当于直流低电位；反向扫描时，所述第一低频信号(UD)
相当于直流低电位，所述第二低频信号(DU)相当于直流高电位；
所述传输部分(100)包括一第一P型晶体管(T1)，所述第一P型晶体管
(T1)的栅极电性连接于第二低频信号(DU)，源极电性连接于所述第N级GOA
单元的前一级第N-1级GOA单元的驱动输出端(ST(N-1))，漏极电性连接于第
一节点(P(N))；一第二N型晶体管(T2)，所述第二N型晶体管(T2)的栅极

\t电性连接于第一低频信号(UD)，源极电性连接于所述第N级GOA单元的前一
级第N-1级GOA单元的驱动输出端(ST(N-1))，漏极电性连接于第一节点
(P(N))；一第三P型晶体管(T3)，所述第三P型晶体管(T3)的栅极电性连
接于第一低频信号(UD)，源极电性连接于所述第N级GOA单元的后一级第
N+1级GOA单元的驱动输出端(ST(N+1))，漏极电性连接于第二节点(Q(N))；
一第四N型晶体管(T4)，所述第四N型晶体管(T4)的栅极电性连接于第二
低频信号(DU)，源极电性连接于所述第N级GOA单元的后一级第N+1级GOA
单元的驱动输出端(ST(N+1))，漏极电性连接于第二节点(Q(N))；
所述传输控制部分(200)包括：
一第五P型晶体管(T5)，所述第五P型晶体管(T5)的栅极电性连接于所
述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端(ST(N-1))，源极
电性连接于电源高电位(H)，漏极电性连接于第六P型晶体管(T6)的源极；
一第六P型晶体管(T6)，所述第六P型晶体管(T6)的栅极电性连接于所
述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))，源极
电性连接于第五P型晶体管(T5)的漏极，漏极电性连接于第七N型晶体管(T7)
的源极；
一第七N型晶体管(T7)，所述第七N型晶体管(T7)的栅极电性连接于
所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端(ST(N-1))，源
极电性连接于第六P型晶体管(T6)的漏极，漏极电性连接于电源低电位(L)；
一第八N型晶体管(T8)，所述第八N型晶体管(T8)的栅极电性连接于
所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))，源
极电性连接于第六P型晶体管(T6)的漏极，漏极电性连接于电源低电位(L)；
一第九P型晶体管(T9)，所述第九P型晶体管(T9)的栅极电性连接于第
六P型晶体管(T6)的漏极，源极电性连接于电源高电位(H)，漏极电性连接
于第十N型晶体管(T10)的源极；
一第十N型晶体管(T10)，所述第十N型晶体管(T10)的栅极电性连接
于第六P型晶体管(T6)的漏极，源极电性连接于第九P型晶体管(T9)的漏
极，漏极电性连接于电源低电位(L)；
一第十一P型晶体管(T11)，所述第十一P型晶体管(T11)的栅极电性连
接于第六P型晶体管(T6)的漏极，源极电性连接于第十二N型晶体管(T12)
的源极，漏极电性连接于第M-2级时序信号(CK(M-2))；
一第十二N型晶体管(T12)，所述第十二N型晶体管(T12)的栅极电性
连接于第九P型晶体管(T9)的漏极，源极电性连接于第十一P型晶体管(T11)
的源极，漏极电性连接于第M-2级时序信号(CK(M-2))；
所述资料存储部分(300)包括：
一第十三N型晶体管(T13)，所述第十三N型晶体管(T13)的栅极电性
连接于第十一P型晶体管(T11)的源极，源极电性连接于第十四P型晶体管
(T14)的漏极，漏极电性连接于电源低电位(L)；
一第十四P型晶体管(T14)，所述第十四P型晶体管(T14)的栅极电性连
接于第十一P型晶体管(T11)的源极，源极电性连接于电源高电位(H)，漏
极电性连接于第十三N型晶体管(T13)的源极；
一第十五P型晶体管(T15)，所述第十五P型晶体管(T15)的栅极电性连
接于第十三N型晶体管(T13)的源极，源极电性连接于电源高电位(H)，漏
极电性连接于第十六P型晶体管(T16)的源极；
一第十六P型晶体管(T16)，所述第十六P型晶体管(T16)的栅极电性连
接于第一节点(P(N))，源极电性连接于第十五P型晶体管(T15)的漏极，漏
极电性连接于第十七N型晶体管(T17)的源极；
一第十七N型晶体管(T17)，所述第十七N型晶体管(T17)的栅极电性
连接于第一节点(P(N))，源极电性连接于第十六P型晶体管(T16)的漏极，
漏极电性连接于第十八N型晶体管(T18)的源极；
一第十八N型晶体管(T18)，所述第十八N型晶体管(T18)的栅极电性
连接于第十一P型晶体管(T11)的源极，源极电性连接于第十七N型晶体管
(T17)的漏极，漏极电性连接于电源低电位(L)；
一第十九P型晶体管(T19)，所述第十九P型晶体管(T19)的栅极电性连
接于第十三N型晶体管(T13)的栅极，源极电性连接于电源高电位(H)，漏
极电性连接于第二十P型晶体管(T20)的源极；
一第二十P型晶体管(T20)，所述第二十P型晶体管(T20)的栅极电性连
接于第二节点(Q(N))，源极电性连接于第十九P型晶体管(T19)的漏极，漏
极电性连接于第二十一N型晶体管(T21)的源极；
一第二十一N型晶体管(T21)，所述第二十一N型晶体管(T21)的栅极
电性连接于第二节点(Q(N))，源极电性连接于第二十P型晶体管(T20)的漏
极，漏极电性连接于第二十二N型晶体管(T22)的源极；
一第二十二N型晶体管(T22)，所述第二十二N型晶体管(T22)的栅极
电性连接于第十三N型晶体管(T13)的源极，源极电性连接于第二十一N型晶
体管(T21)的漏极，漏极电性连接于电源低电位(L)；
所述数据清除部分(400)包括：
一第二十三P型晶体管(T23)，所述第二十三P型晶体管(T23)的栅极电
性连接于复位信号端(Reset)，源极电性连接于电源高电位(H)，漏极电性连
接于第十六P型晶体管(T16)的漏极及第二十P型晶体管(T20)的漏极；
所述输出控制部分(500)包括：
一第二十四P型晶体管(T24)，所述第二十四P型晶体管(T24)的栅极电
性连接于第十六P型晶体管(T16)的漏极及第二十P型晶体管(T20)的漏极，
源极电性连接于电源高电位(H)，漏极电性连接于驱动输出端(ST(N))；
一第二十五N型晶体管(T25)，所述第二十五N型晶体管(T25)的栅极
电性连接于第十六P型晶体管(T16)的漏极及第二十P型晶体管(T20)的漏
极，源极电性连接于驱动输出端(ST(N))，漏极电性连接于电源低电位(L)；
一第二十六P型晶体管(T26)，所述第二十六P型晶体管(T26)的栅极电
性连接于驱动输出端(ST(N))，源极电性连接于电源高电位(H)，漏极电性
连接于第二十九N型晶体管(T29)的源极；
一第二十七N型晶体管(T27)，所述第二十七N型晶体管(T27)的栅极
电性连接于驱动输出端(ST(N))，源极电性连接于第二十九N型晶体管(T29)
的漏极，漏极电性连接于电源低电位(L)；
一第二十八P型晶体管(T28)，所述第二十八P型晶体管(T28)的栅极电
性连接于时序信号(CK(M))，源极电性连接于电源高电位(H)，漏极电性连
接于第二十九N型晶体管(T29)的源极；
一第二十九N型晶体管(T29)，所述第二十九N型晶体管(T29)的栅极
电性连接于时序信号(CK(M))，源极电性连接于第二十六N型晶体管(T26)
的漏极，漏极电性连接于第二十七N型晶体管(T27)的源极；
所述输出缓冲部分(600)包括：
一第三十P型晶体管(T30)，所述第三十P型晶体管(T30)的栅极电性连
接于第二十九N型晶体管(T29)的源极，源极电...

【专利技术属性】
技术研发人员：肖军城，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东;44