一种SONOS闪存器件的编译方法技术

本发明专利技术提供一种SONOS闪存器件的编译方法，在进行编译操作时，第一硅栅施加的电压值与闪存器件的阈值电压值相等，第二硅栅施加的电压值大于闪存器件的阈值电压值，漏端施加电压范围为4V～6V，源端施加0V电压。本发明专利技术提供的SONOS闪存器件的编译方法，通过调整栅极以及漏端的电压来协助热电子的运动，提供足够的越过栅氧化层的能量来完成编译，提高闪存的编译效率，降低编译电流功耗，提高了器件的可靠性。

【技术实现步骤摘要】
—种SONOS闪存器件的编译方法
本专利技术涉及半导体集成电路及其制造领域，尤其涉及一种SONOS闪存器件的编译方法。
技术介绍
随着半导体存储器件的小型化、微型化，传统多晶硅第二硅栅存储因为叠层厚度过大，对隧穿氧化层绝缘性要求过高而难以适应未来存储器的发展要求。最近，基于绝缘性能优异的氮化娃的 SONOS (Polysi Iicon-Oxide-Nitride-Oxide-Si I icon,娃-氧化物-氮化物-氧化物-硅)非易失性存储器件，以其相对于传统多晶硅第二硅栅存储器更强的电荷存储能力，易于实现小型化和工艺简单等特性而重新受到重视。 SONOS,是娃-氧化物_氮化物_氧化物_娃的英语首字母缩写，是一种和闪存联系较为紧密的非易失性存储器。它与主流的闪存主要区别在于，它使用了氮化硅(Si3N4)，而不是多晶硅，来充当存储材料。它的一个分支是SHINOS(硅-高电介质-氮化物-氧化物-硅)。SONOS允许比多晶硅闪存更低的编译电压和更高的编译-擦除循环次数，是目前较为活跃的研究、开发热点。 然而，现有的闪存器件结构存在如下问题:为了保证高的沟道热电子产生率，必须在漏端加高的电压，同时，为了保证高的热电子注入效率，必须在栅极加高电压。横向电场随着栅极电压的升高而降低，同样的，纵向电场随着栅压的增高而增大。故必须使漏端和栅极都加高电压，这带来了沟道热电子注入效率的低下以及电流功耗大的问题。
技术实现思路
本专利技术的目的是提供了一种SONOS闪存器件的编译方法，提高热电子的注入效率，同时降低电流的功耗，从而提高闪存器件的可靠性。 为解决上述问题，本专利技术提供一种SONOS闪存器件的编译方法，闪存器件包括:半导体衬底，其上具有间隔设置的源端和漏端，在所述源端和漏端之间间隙的上方设置有第一硅栅和第二硅栅，所述第二硅栅与所述衬底之间设有用于存储电荷的氮化硅层；所述SONOS闪存器件的编译方法包括: 在进行编译操作时，所述第一硅栅施加的电压值与所述闪存器件的阈值电压值相等，所述第二硅栅施加的电压值大于所述闪存器件的阈值电压值，所述漏端施加电压范围为4V?6V，所述源端施加OV电压。 优选的，对SONOS闪存器件进行编译时，所述第一硅栅施加的电压值与所述闪存器件的阈值电压值相等，所述第二硅栅施加的电压为8V，所述漏端施加电压为5V，所述源端施加OV电压。 优选的，对SONOS闪存器件进行编译时，所述第一硅栅施加的电压值与所述闪存器件的阈值电压值相等，所述第二硅栅施加的电压为所述闪存器件的阈值电压值的两倍，所述漏端施加电压为4V，所述源端施加OV电压。 优选的，所述氮化硅层的下方设有栅氧化层。 优选的，所述栅氧化层的材质为二氧化硅，厚度为2nm?3nm。 优选的，所述第一硅栅与所述氮化硅层之间的间隙填充有氧化层。 优选的，所述氧化层的材质为二氧化硅，长度为2nm?4nm。 优选的,所述第一娃栅的材质为多晶娃,其高度为40?60nm,长度为5?15nm。 优选的，所述第二娃栅的材质为多晶娃，其高度为60?80nm,长度为30?50nm。 从上述技术方案可以看出，本专利技术提供的SONOS闪存器件的编译方法中，通过调整栅极以及漏端的电压来协助热电子的运动，提供足够的越过栅氧化层的能量来完成编译，提高闪存的编译效率，降低编译电流功耗，提高了器件的可靠性。 【附图说明】 图1为本专利技术SONOS闪存器件的编译方法的原理示意图。 【具体实施方式】 为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。其次，本专利技术利用示意图进行了详细的表述，在详述本专利技术实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本专利技术的限定。 上述及其它技术特征和有益效果，将结合实施例及附图1对本专利技术的SONOS闪存器件的编译方法进行详细说明。图1为本专利技术SONOS闪存器件的编译方法的原理示意图。 请参阅图1，在本实施例中，本专利技术提供一种SONOS闪存器件的编译方法，闪存器件包括:半导体衬底10，其上具有间隔设置的源端20和漏端30，在源端20和漏端30之间间隙的上方设置有第一娃栅40和第二娃栅50,第二娃栅50与衬底10之间设有用于存储电荷的氮化娃层60 ;在进行编译操作时,第一娃栅40施加的电压值与闪存器件的阈值电压值相等，第二娃栅50施加的电压值大于闪存器件的阈值电压值,漏端30施加电压范围为4V?6V，源端20施加OV电压。 具体的，氮化硅层60的下方设有栅氧化层，栅氧化层的材质为二氧化硅，厚度为2nm?3nm。此外,第一娃栅40与氮化娃层60之间的间隙填充有氧化层,氧化层的材质为二氧化娃，长度为2nm?4nm。第一娃栅40的材质优选为多晶娃,其高度为40?60nm,长度为5?15nm ;第二硅栅50的材质优选为多晶硅，其高度为60?80nm，长度为30?50nm。 实施例一 第一硅栅40的材质为多晶硅，其高度为50nm，长度为1nm ;第二硅栅50的材质为多晶硅，其高度为70nm，长度为40nm ;氮化硅层60的高度为50nm，长度为40nm ;栅氧化层的材质为二氧化娃，其厚度为2.5nm。 对SONOS闪存器件进行编译时，第一硅栅40施加的电压值与闪存器件的阈值电压值相等，第二硅栅50施加的电压为8V，漏端30施加电压为5V，源端20施加OV电压。 实施例二 第一硅栅40的材质为多晶硅，其高度为40nm，长度为1nm ;第二硅栅50的材质为多晶硅，其高度为60nm，长度为40nm ;氮化硅层60的高度为40nm，长度为40nm ;栅氧化层的材质为二氧化硅，其厚度为2nm。 对SONOS闪存器件进行编译时，第一硅栅40施加的电压值与闪存器件的阈值电压值相等，第二硅栅50施加的电压为闪存器件的阈值电压值的两倍，漏端30施加电压为4V，源端20施加OV电压。 本专利技术的编译原理:第一硅栅40施加的电压值与闪存器件的阈值电压值相等，在其下衬底区域感应出较薄沟道电子层；第二硅栅50施加的电压值远大于闪存器件的阈值电压值，该高电压耦合到氮化硅层60并在其下沟道感应出较厚沟道电子层。漏端30施加电压加速较薄沟道电子层的电子，产生具有足够能量的热电子并在第二硅栅50高电压的作用下注入氮化硅层60完成编译。 综上所述，本专利技术提供的SONOS闪存器件的编译方法中，通过调整栅极以及漏端的电压来协助热电子的运动，提供足够的越过栅氧化层的能量来完成编译，提高闪存的编译效率，降低编译电流功耗，提高了器件的可靠性。 以上的仅为本专利技术的优选实施例，实施例并非用以限制本专利技术的专利保护范围，因此凡是运用本专利技术的说明书及附图内容所作的等同结构变化，同理均应包含在本专利技术的保护范围内。本文档来自技高网...

【技术保护点】
一种SONOS闪存器件的编译方法，所述闪存包括：半导体衬底，其上具有间隔设置的源端和漏端，在所述源端和漏端之间间隙的上方设置有第一硅栅和第二硅栅，所述第二硅栅与所述衬底之间设有用于存储电荷的氮化硅层；其特征在于，所述SONOS闪存器件的编译方法包括：在进行编译操作时，所述第一硅栅施加的电压值与所述闪存器件的阈值电压值相等，所述第二硅栅施加的电压值大于所述闪存器件的阈值电压值，所述漏端施加电压范围为4V～6V，所述源端施加0V电压。

【技术特征摘要】
1.一种SONOS闪存器件的编译方法，所述闪存包括:半导体衬底，其上具有间隔设置的源端和漏端，在所述源端和漏端之间间隙的上方设置有第一硅栅和第二硅栅，所述第二硅栅与所述衬底之间设有用于存储电荷的氮化硅层；其特征在于，所述SONOS闪存器件的编译方法包括: 在进行编译操作时，所述第一硅栅施加的电压值与所述闪存器件的阈值电压值相等，所述第二硅栅施加的电压值大于所述闪存器件的阈值电压值，所述漏端施加电压范围为4V?6V，所述源端施加OV电压。2.如权利要求1所述的SONOS闪存器件的编译方法，其特征在于，对SONOS闪存器件进行编译时，所述第一硅栅施加的电压值与所述闪存器件的阈值电压值相等，所述第二硅栅施加的电压为8V，所述漏端施加电压为5V，所述源端施加OV电压。3.如权利要求1所述的SONOS闪存器件的编译方法，其特征在于，对SONOS闪存器件进行编译时，所述第一硅栅施加的电压值与所述闪存器件的阈值电压值相...

【专利技术属性】
技术研发人员：顾经纶，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31