半导体器件制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：提供衬底，在衬底上依次沉积垫氧层和SiN层；对衬底进行浅沟槽隔离工艺以形成浅隔离沟槽；在所述衬底上浅隔离沟槽以外的区域依次沉积垫氧层和氮化硅层；进行SiN回拉工艺；对浅隔离沟槽表面进行垫氧层沉积；对浅隔离沟槽进行氧化硅填充；在衬底的有源区制造CMOS器件。本发明专利技术增加了SiN回拉工艺，使得SiN在横向上被刻蚀掉一定厚度，STI的顶部宽度增大，从而可以控制后续SiC选择性外延生长工艺中的嵌壁硅刻蚀工艺对浅沟槽隔离侧壁的硅的损耗，增强SiC外延生长能力，提高SiC半导体工艺制程能力。

【技术实现步骤摘要】

本专利技术涉及集成电路制造领域，特别涉及一种。
技术介绍
随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小，包括MOSFET器件沟道长度的减小，栅氧化层厚度的减薄等，以获得更快的速度。但随着超大规模集成电路技术的发展，至超深亚微米级特别是90纳米及以下技术节点时，减小沟道长度会带来一系列问题。为了控制短沟道效应，会在沟道中掺以较高浓度的杂质，这会降低载流子的迁移率，从而导致器件性能下降。也就是说，单纯的器件尺寸减小很难满足大规模集成电路技术的发展。因此，应力工程在广泛研究如何提高载流子的迁移率，达到更快的器件速度，并满足摩尔定律的规律。 上世纪80年代到90年代，学术界就已经开始基于硅基衬底实现异质结构研究，直到本世纪初才实现商业应用。其中有两种代表性的应力应用，一种是双轴应力技术(Biaxial Technique);另一种是单轴应力技术(Uniaxial Technique)。即，米用 SMT(应力记忆技术，Stress Memorizat1n Technology)、nCESL (触孔刻蚀停止层，Contact EtchStop Layer)及选择性(或嵌入式)外延生长碳化娃(SiC)等方式,对NM0SFET的沟道施加张应力来提高电子的迁移率；采用选择性(或嵌入式)外延生长锗硅(SiGe)、pCESL对PM0SFET沟道施加压应力以提高空穴的迁移率，从而提高器件的性能。 目前，对于碳化硅外延生长工艺的研究主要集中于如何提高碳化硅中碳的浓度，碳的浓度越高，晶格失配越大，产生的应力越大，对载流子迁移率的提高越显著。另外，碳化硅越接近多晶硅的边缘即越靠近器件沟道，应力越直接作用于器件沟道的载流子，对器件性能的提升明显。 以上所有的研究开发都是基于硅衬底，也就是说，硅衬底提供碳化硅生长的种子，SiC沿着硅的晶格进行外延生长。但是，如图1所示，半导体工艺中，器件之间通过STI实现电学隔离，STI中使用二氧化硅进行填充，而当STI边缘侧壁在进行嵌壁硅刻蚀工艺时，STI侧壁的硅会被刻蚀掉，具体如图2中A部分所示，A部分的STI边缘不能给后续的SiC生长提供硅“种子”，造成STI边缘SiC生长低落甚至缺失。
技术实现思路
本专利技术提供一种，以解决现有技术中STI边缘造成SiC生长低落甚至缺失的问题。 为解决上述技术问题，本专利技术提供一种，包括:提供衬底，在衬底上依次沉积垫氧层和SiN层；对衬底进行浅沟槽隔离工艺以形成浅隔离沟槽；在所述衬底上浅隔离沟槽以外的区域依次沉积垫氧层和氮化硅层；进行SiN回拉工艺；对浅隔离沟槽表面进行垫氧层沉积；对浅隔离沟槽进行氧化硅填充；在衬底的有源区制造CMOS器件。 作为优选，所述进行SiN回拉工艺步骤包括:对所述氮化硅层进行湿法刻蚀，使所述SiN层接近浅隔离沟槽的一侧被刻蚀掉。 作为优选，使用热磷酸对所述氮化硅层进行湿法刻蚀。 作为优选，所述磷酸的体积百分比为85%?88%，溶液温度为155°C?165°C。 作为优选，还包括SiN剥离工艺。 作为优选，所述在衬底的有源区制造CMOS器件步骤包括:对衬底有源区进行离子注入，以形成N型阱或P型阱；在所述N型阱或P型阱上制作栅极氧化层；形成栅极；在衬底上沉积二氧化硅层；执行I/O器件区轻掺杂离子注入，形成I/O器件轻掺杂结构；制作栅极侧墙一；进行PMOS轻掺杂注入，形成PMOS器件轻掺杂结构；进行锗硅工艺；制作栅极侧墙二 ；进行NMOS轻掺杂注入，形成NMOS器件轻掺杂结构；进行SiC选择性外延生长；进行源漏离子注入形成源漏极；制作金属前介质、通孔、金属插塞和金属层。 作为优选，所述形成栅极步骤包括:在用于形成栅极的衬底上进行多晶硅淀积，刻蚀多晶硅形成栅极。 作为优选，所述进行SiC选择性外延生长步骤包括:对衬底的源漏区进行刻蚀，形成凹槽；在所述凹槽内进行SiC选择性外延生长。 与现有技术相比，本专利技术具有以下优点:本专利技术增加了 SiN回拉工艺，使得SiN在横向上被刻蚀掉一定厚度，STI的顶部宽度增大，从而可以控制后续SiC选择性外延生长工艺中的嵌壁硅刻蚀工艺对浅沟槽隔离侧壁的硅的损耗，增强SiC外延生长能力，提高SiC半导体工艺制程能力。 【附图说明】 图1为现有技术中STI工艺完成后的器件结构不意图； 图2为现有技术中嵌壁硅刻蚀工艺完成后半导体器件的截面示意图； 图3为本专利技术一【具体实施方式】中流程示意图； 图4为本专利技术一【具体实施方式】中在衬底的有源区形成CMOS器件的流程示意图； 图5为本专利技术一【具体实施方式】中回拉工艺的原理图。 【具体实施方式】 为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的【具体实施方式】做详细的说明。需说明的是，本专利技术附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。 如图3所示，本专利技术提供一种，包括: S1:提供衬底，在衬底上依次沉积垫氧层和SiN层； S2:对衬底进行浅沟槽隔离工艺以形成浅隔离沟槽； S3:在所述衬底上的浅隔离沟槽以外的区域依次沉积垫氧层和氮化硅层； S4:进行 SiN 回拉工艺(SiN pull back)。 所述步骤S4包括:使用热磷酸对所述氮化硅层进行湿法刻蚀，使所述SiN层接近浅隔离沟槽的一侧被刻蚀掉。所述热磷酸的体积百分比为85%?88%，溶液温度为155°C?165°C。也就是说，如图5所示，本专利技术通过热磷酸对SiN进行一定的湿法刻蚀，使得SiN在横向上被刻蚀掉一定厚度，STI顶部宽度增大，从而可以控制后续SiC选择性外延生长工艺中的嵌壁硅刻蚀工艺对浅沟槽隔离侧壁的硅的损耗，增强SiC外延生长能力，提高SiC半导体工艺制程能力。 S5:对浅隔离沟槽表面进行垫氧层沉积，接着，对浅隔离沟槽进行氧化硅填充，然后剥离垫氧层表面的SiN。 S6:在衬底的有源区形成CMOS器件。该步骤包括以下步骤，参见图4: S601:对衬底有源区进行离子注入，以形成N型阱或P型阱； S602:在所述N型阱或P型阱上形成栅极氧化层；形成栅极，在用于形成栅极的衬底上进行多晶硅淀积，刻蚀多晶硅形成栅极。 S603:在衬底上沉积二氧化硅层，用于保护器件的硅表面，减少表面硅的损失。 S604:执行I/O器件区轻掺杂离子注入，形成I/O器件轻掺杂结构； S605:制作栅极侧墙一。具体包括:在栅极一侧进行SiN的淀积，并对SiN刻蚀形成栅极侧墙一； S606:进行PMOS轻掺杂注入，形成PMOS器件轻掺杂结构； S607:进行锗硅工艺； S608:制作栅极侧墙二，具体包括:在栅极另一侧进行S12和SiN的淀积，接着刻蚀形成栅极侧墙二； S609:进行NMOS轻掺杂注入，形成NMOS器件轻掺杂结构； S610:进行SiC选择性外延生长，所述进行SiC选择性外延生长步骤包括:对衬底的源漏区进行刻蚀，形成凹槽；在所述凹槽内进行SiC选择性外延生长。 较佳的，由于SiN回拉工艺，使得STI的顶部宽度增加，因此在对衬底的源漏区刻蚀步骤中:STI的顶部宽度较大，使得STI覆盖在有源区上的二氧化硅会对STI边缘侧壁的硅进行保护，本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，其特征在于，包括：提供衬底，在衬底上依次沉积垫氧层和SiN层；对衬底进行浅沟槽隔离工艺以形成浅隔离沟槽；在所述衬底上浅隔离沟槽以外的区域依次沉积垫氧层和氮化硅层；进行SiN回拉工艺；对浅隔离沟槽表面进行垫氧层沉积；对浅隔离沟槽进行氧化硅填充；在衬底的有源区制造CMOS器件。

【技术特征摘要】
1.一种半导体器件制造方法，其特征在于，包括: 提供衬底，在衬底上依次沉积垫氧层和SiN层； 对衬底进行浅沟槽隔离工艺以形成浅隔离沟槽； 在所述衬底上浅隔离沟槽以外的区域依次沉积垫氧层和氮化硅层； 进行SiN回拉工艺； 对浅隔离沟槽表面进行垫氧层沉积； 对浅隔离沟槽进行氧化硅填充； 在衬底的有源区制造CMOS器件。2.如权利要求1所述的半导体器件制造方法，其特征在于，所述进行SiN回拉工艺步骤包括:对所述氮化硅层进行湿法刻蚀，使所述SiN层接近浅隔离沟槽的一侧被刻蚀掉。3.如权利要求2所述的半导体器件制造方法，其特征在于，使用磷酸对所述氮化硅层进行湿法刻蚀。4.如权利要求3所述的半导体器件制造方法，其特征在于，所述磷酸的体积百分比为85%?88%，溶液温度为155°C?165°C。5.如权利要求1所述的半导体器件制造方法，其特征在于，还包括SiN剥离工艺。6.如权利要求1所述的半导体器件制造方法，其特征...

【专利技术属性】
技术研发人员：周建华，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31