具有零延迟的旁路多路复用器的触发器制造技术

示例性实施例会公开一种插入零延迟的旁路多路复用器的触发器电路，其包括：主电路，其被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及从电路，其被配置为接收在第一节点处的中间信号、输入时钟信号以及旁路信号，并且输出一输出时钟信号。旁路信号控制从电路基于旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。

【技术实现步骤摘要】
具有零延迟的旁路多路复用器的触发器相关申请的交叉引用本申请要求于2013年8月5日提交的第61/862，249号美国临时申请的优先权，通过引用将其全部公开内容结合于此。
与示例性实施例一致的装置涉及具有零延迟的旁路多路复用器的触发器，并且更具体地，涉及具有零延迟的旁路多路复用器的触发器，其可以实现不引起额外延迟的测试设计(DFT)覆盖。
技术介绍
在相关技术中，主-从触发器配置一般被用来操纵被提供到至少一个存储器电路中的时钟输入。例如，被操作的时钟输入可以是分频时钟或拉伸(stretched)时钟。 然而，在相关技术中，如果时钟输入被主-从触发器操纵，则可能丢失用于存储器电路的DFT覆盖。因此，布置在相关技术的主-从触发器配置的下游的存储器电路要求用于DFT测试的常规时钟输入。 为了解决要求用于存储器电路的DFT的常规时钟输入的问题，相关技术添加下游多路复用器以允许常规时钟被用于存储器电路的DFT测试。然而，添加下游多路复用器增加了时间延迟。时间延迟可能引起保持时间违反。在这种情形下，保持时间违反在存储器电路在违反存储器电路的定时约束的时刻接收常规时钟输入时发生。再者，保持时间违反可以要求额外的保持缓冲器来解决时间延迟，以使得在存储器电路的定时约束内输入常规时钟。因此，当如在相关技术中那样添加下游多路复用器时，功耗、定时延迟和电路大小可能增加。额外的功耗、定时延迟和电路大小作为下游多路复用器和额外的保持缓冲器的结果发生。因此，需要改进的用于DFT的配置，其不要求增加的功耗、定时延迟和电路大小。
技术实现思路
示例性实施例提供了一种具有零延迟的多路复用器的触发器，以使得在不引起额外延迟的情况下实现测试设计覆盖。 根据示例性实施例的方面，提供一种插入零延迟的旁路多路复用器的触发器电路，所述触发器电路包括:主电路，其可以被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及从电路，其可以被配置为接收在第一节点处的中间信号、输入时钟信号以及旁路信号，并且输出一输出时钟信号。旁路信号可以控制所述从电路基于所述旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。 所述主电路可以包括:连接在第一电压源和第三PMOS晶体管之间、并被所述旁路信号控制的旁路PMOS晶体管；以及连接在第三节点和地之间、并被所述旁路信号控制的旁路NMOS晶体管。 所述主电路还可以包括:连接在第一电压源和第一节点之间、并被所述输入时钟信号控制的第一 PMOS晶体管；连接在第一电压源和第一节点之间、并被所述第二节点控制的第二 PMOS晶体管；连接在第一节点和第二 NMOS晶体管之间的第一 NMOS晶体管，其中，第一NMOS晶体管被所述数据输入控制；连接在第二NMOS晶体管和地之间、并被所述第二节点控制的第三NMOS晶体管；连接在第一 NMOS晶体管和第三NMOS晶体管之间、并被所述输入时钟信号控制的第二NMOS晶体管；连接在旁路PMOS晶体管和第二节点之间、并被所述输入时钟信号控制的第三PMOS晶体管；连接在第一电压源和第二节点之间、并被所述中间信号控制的第四PMOS晶体管；连接在第一节点和第九NMOS晶体管之间、并被所述第一节点的反转信号控制的第四NMOS晶体管；连接在第二节点和第三节点之间、并被所述中间信号控制的第五NMOS晶体管；连接在第三节点和第七NMOS晶体管之间、并被所述数据输入的反转信号控制的第六NMOS晶体管；连接在第六NMOS晶体管和地之间、并被输入时钟信号控制的第七NMOS晶体管；连接在第九NMOS晶体管和地之间、并被输入时钟信号控制的第八NMOS晶体管；以及连接在第八NMOS晶体管和第二节点之间、并被第二节点的反转信号控制的第九NMOS晶体管。 [0011 ] 所述从电路可以包括旁路或非门，该旁路或非门被配置为接收旁路信号以及第六节点的信号，并且输出第四节点的信号。 所述从电路还可以包括连接在第一电压源和第十NMOS晶体管之间、并被所述第一节点的中间信号控制的第五PMOS晶体管；连接在第五PMOS晶体管和第i^一 NMOS晶体管之间、并被所述输入时钟信号控制的第十NMOS晶体管；连接在第十NMOS晶体管和地之间、并被所述中间信号控制的第十一NMOS晶体管；连接在第一电压源和第七PMOS晶体管之间、并被第四节点的信号控制的第六PMOS晶体管；连接在第六PMOS晶体管和第十二NMOS晶体管之间、并被输入时钟信号控制的第七PMOS晶体管；以及连接在第七PMOS晶体管和第五节点之间、并被第四节点的信号控制的第十二 NMOS晶体管。 所述从电路还可以包括反相器，所述反相器将所述第六节点的信号反转以使得该反相器输出所述输出时钟信号。 所述触发器电路可以被用来利用所述输出时钟信号来测试至少一个外部电路。 所述至少一个外部电路可以是至少一个存储器电路。 响应于所述旁路信号为逻辑高，所述主电路可以被禁用，所述输入时钟信号可以被缓冲，并且可以从所述从电路输出经缓冲的时钟信号作为输出时钟信号。 响应于所述旁路信号为逻辑低，可以从所述从电路输出拉伸时钟信号作为输出时钟信号。拉伸时钟信号可以相比于输入时钟信号而被拉伸。 根据示例性实施例的另一方面，提供一种插入零延迟旁路多路复用器的方法，所述方法包括:在第一电路处接收数据输入、输入时钟信号以及旁路信号；在所述第一电路的第一节点处输出中间信号；在第二电路处接收在第一节点处的中间信号、输入时钟信号以及旁路信号；以及从所述第二电路输出一输出时钟信号。可以基于所述第一电路和所述第二电路的模式来输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。 所述方法还可以包括:在旁路模式期间禁用所述第一电路；在旁路模式期间、在第二电路中缓冲所述输入时钟信号；在旁路模式期间、从第二电路输出经缓冲的输入时钟信号作为输出时钟信号。 所述旁路模式可以是所述旁路信号为逻辑高的模式。 所述方法还可以包括:在非旁路模式期间、从所述第二电路输出拉伸时钟信号作为输出时钟信号，并且所述拉伸时钟信号相比于输入时钟信号是被拉伸的。 所述非旁路模式可以是所述旁路信号为逻辑低的模式。 所述方法还可以包括:利用所述输出时钟信号来测试至少一个外部电路。 所述至少一个外部电路可以是至少一个存储器电路。 根据又一示例性实施例，提供一种触发器电路，所述触发器电路包括接收输入时钟信号的第一电路；以及接收输入时钟信号并输出一输出时钟信号的第二电路。 所述第一电路可以包括连接在电压源和第一 PMOS晶体管之间、并被旁路信号控制的旁路PMOS晶体管；以及连接在第一NMOS晶体管和地之间、并被所述旁路信号控制的旁路NMOS晶体管。 所述第二电路可以包括:旁路或非门，其被配置为接收旁路信号以及第一节点的信号，并且输出第二节点的信号；反相器，其将所述第一节点的信号反转以使得该反相器输出输出时钟信号。所述第二节点的信号是输入到第二电路的第二 PMOS晶体管和第二 NMOS晶体管的控制。 所述旁路信号可以控制所述第二电路基于所述旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为输出时钟信号。 响应于所述旁本文档来自技高网...

【技术保护点】
一种插入零延迟的旁路多路复用器的触发器电路，包括：主电路，其被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及从电路，其被配置为接收在第一节点处的中间信号、输入时钟信号以及旁路信号，并且输出一输出时钟信号，其中，所述旁路信号控制所述从电路基于所述旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。

【技术特征摘要】
2013.08.05 US 61/862,249;2014.03.10 US 14/202,8211.一种插入零延迟的旁路多路复用器的触发器电路，包括: 主电路，其被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及 从电路，其被配置为接收在第一节点处的中间信号、输入时钟信号以及旁路信号，并且输出一输出时钟信号， 其中，所述旁路信号控制所述从电路基于所述旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。2.如权利要求1所述的触发器电路，其中，所述主电路包括: 连接在第一电压源和第三PMOS晶体管之间、并被所述旁路信号控制的旁路PMOS晶体管；以及 连接在第三节点和地之间、并被所述旁路信号控制的旁路NMOS晶体管。3.如权利要求2所述的触发器电路，其中，所述主电路还包括: 连接在第一电压源和第一节点之间、并被所述输入时钟信号控制的第一 PMOS晶体管； 连接在第一电压源和第一节点之间、并被所述第二节点控制的第二 PMOS晶体管； 连接在第一节点和第二 NMOS晶体管之间的第一 NMOS晶体管，其中，第一 NMOS晶体管被所述数据输入控制； 连接在第二 NMOS晶体管和地之间、并被所述第二节点控制的第三NMOS晶体管； 连接在第一 NMOS晶体管和第三NMOS晶体管之间、并被所述输入时钟信号控制的第二NMOS晶体管； 连接在旁路PMOS晶体管和第二节点之间、并被所述输入时钟信号控制的第三PMOS晶体管； 连接在第一电压源和第二节点之间、并被所述中间信号控制的第四PMOS晶体管； 连接在第一节点和第九NMOS晶体管之间、并被所述第一节点的反转信号控制的第四NMOS晶体管； 连接在第二节点和第三节点之间、并被所述中间信号控制的第五NMOS晶体管； 连接在第三节点和第七NMOS晶体管之间、并被所述数据输入的反转信号控制的第六NMOS晶体管； 连接在第六NMOS晶体管和地之间、并被输入时钟信号控制的第七NMOS晶体管； 连接在第九NMOS晶体管和地之间、并被输入时钟信号控制的第八NMOS晶体管；以及 连接在第八NMOS晶体管和第二节点之间、并被第二节点的反转信号控制的第九NMOS晶体管。4.如权利要求1所述的触发器电路，其中，所述从电路包括: 旁路或非门，其被配置为接收所述旁路信号以及第六节点的信号，并且输出第四节点的信号。5.如权利要求4所述的触发器电路，其中，所述从电路还包括: 连接在第一电压源和第十NMOS晶体管之间、并被所述第一节点的中间信号控制的第五PMOS晶体管； 连接在第五PMOS晶体管和第十一 NMOS晶体管之间、并被所述输入时钟信号控制的第十NMOS晶体管； 连接在第十NMOS晶体管和地之间、并被所述中间信号控制的第十一 NMOS晶体管；连接在第一电压源和第七PMOS晶体管之间、并被第四节点的信号控制的第六PMOS晶体管； 连接在第六PMOS晶体管和第十二 NMOS晶体管之间、并被输入时钟信号控制的第七PMOS晶体管；以及 连接在第七PMOS晶体管和第五节点之间、并被第四节点的信号控制的第十二 NMOS晶体管。6.如权利要求5所述的触发器电路...

【专利技术属性】
技术研发人员：C韦尔斯，M伯津斯，金珉修，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR