一种应力沟道PMOS器件及其制作方法技术

本发明专利技术提供一种应力沟道PMOS器件及其制作方法，所述制作方法包括步骤：1）提供一硅衬底，于所述硅衬底中形成沟槽结构；2）于所述沟槽结构内形成包括Si1-xCx层、Si1-yCy层及SiGe沟道层的叠层结构，其中，x的取值范围为0.001~0.3，y的取值范围为0.01~0.5，且x<y；3）于所述SiGe沟道层表面形成栅极结构；4）刻蚀所述栅极结构两侧下方的叠层结构，形成填充槽；5）于所述填充槽内形成SiGe填充层。本发明专利技术通过增加了Si1-xCx层、Si1-yCy层作为SiGe沟道层的缓冲层，可以有效增大SiGe沟道层的应力，从而提高器件的性能。本发明专利技术方案简单，与传统CMOS工艺兼容，容易实现产业化。

【技术实现步骤摘要】
一种应力沟道PMOS器件及其制作方法
本专利技术涉及一种半导体器件及其制作方法，特别是涉及一种应力沟道PMOS器件及其制作方法。
技术介绍
根据国际半导体技术发展蓝图，CMOS技术将于2009年进入32nm技术节点.然而,在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题。为了跨越尺寸缩小所带来的这些障碍，要求把最先进的工艺技术整合到产品制造过程中。根据现有的发展趋势，可能被引入到32nm节点的新的技术应用，涉及如下几个方面：浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质栅结构、超浅结以及其他应变增强工程的方法，包括应力邻近效应、双重应力衬里技术、应变记忆技术、STI和PMD的高深宽比工艺、采用选择外延生长的嵌入SiGe(pFET)和SiC(nFET)源漏技术、中端(middleofline，MOL)和后端工艺中的金属化以及超低k介质集成等。金属氧化物半导体场效应晶体管(MOSFET)是集成电路最重要的基本有源器件。以N型MOSFET与P型MOSFET互补形成的CMOS是深亚微米超大集成电路的组成单元。众所周知，提高MOSFET器件速度并降低产品成本的主要手段是等比例缩小特征尺寸。但随着器件尺寸进入深亚微米领域，进一步缩小尺寸将受到诸如材料、工艺和各种物理因素的潜在限制，且终究会达到其物理极限。如短沟道效应(SCE)、漏感应源势垒下降效应(DIBL)、热载流子效应(HCE)等，这将使器件性能和可靠性退化，限制特征尺寸的进一步缩小。随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的的应变沟道工程起到越来越重要的作用。理论和经验研究已经证实,当将应力施加到晶体管的沟道中时，晶体管的载流子迁移率会得以提高或降低；然而，电子和空穴对相同类型的应变具有不同的响应。例如，在电流流动的方向上施加压应力对空穴迁移率有利，但是对电子迁移率有害。而施加张应力对电子迁移率有利,但是对空穴迁移率有害。具体而言，对于NMOS器件，在沿沟道方向引入张应力提高了其沟道中电子的迁移率；另一方面，对于PMOS器件，在沿沟道方向引入压应力提高了其沟道中空穴的迁移率。目前，在沟道中引入应变的方式也层出不穷，主要来说有两种，第一种是通过在硅衬底上外延弛豫锗硅缓冲层(buffer)层，之后外延应变硅实现沟道应变的引入；第二种是通过选择性外延技术在源漏区生长锗硅，实现在沟道区引入应变。然而，现有的种种沟道引入应力的方法，往往具有工艺复杂、应力容易消失、容易造成沟道漏电流增大等缺点。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种应力沟道PMOS器件及其制作方法，用于解决现有技术中的种种问题。为实现上述目的及其他相关目的，本专利技术提供一种应力沟道PMOS器件的制作方法，至少包括以下步骤：1）提供一硅衬底，于所述硅衬底中形成沟槽结构；2）于所述沟槽结构内形成包括Si1-xCx层、Si1-yCy层及SiGe沟道层的叠层结构，其中，x的取值范围为0.001～0.3，y的取值范围为0.01～0.5，且x<y；3）于所述SiGe沟道层表面形成栅极结构；4）刻蚀所述栅极结构两侧下方的叠层结构，形成填充槽；5）于所述填充槽内形成SiGe填充层。作为本专利技术的应力沟道PMOS器件的制作方法的一种优选方案，步骤1）包括步骤：1-1）于所述硅衬底中形成浅沟道隔离结构；1-2）于所述浅沟道隔离结构内的硅衬底中形成沟槽结构。作为本专利技术的应力沟道PMOS器件的制作方法的一种优选方案，步骤2）中，x的取值范围为0.005～0.1，y的取值范围为0.1～0.25。作为本专利技术的应力沟道PMOS器件的制作方法的一种优选方案，步骤2）所述的SiGe沟道层中Ge的摩尔比例为0.02～0.45。进一步地，步骤2）所述的SiGe沟道层中包括自下往上排列的多个SiGe梯度层，且自下往上排列的多个SiGe梯度层中Ge的摩尔比例依次增大。作为本专利技术的应力沟道PMOS器件的制作方法的一种优选方案，步骤2）所述的SiGe沟道层中掺杂有Sn或P。作为本专利技术的应力沟道PMOS器件的制作方法的一种优选方案，步骤2）还包括采用氩气、氮气及氟气对所述SiGe沟道层表面进行平坦化处理的步骤。作为本专利技术的应力沟道PMOS器件的制作方法的一种优选方案，形成所述填充槽后，所述层叠结构的截面为沙漏状。作为本专利技术的应力沟道PMOS器件的制作方法的一种优选方案，步骤5）所述的SiGe填充层中掺杂有Sn。本专利技术还提供一种应力沟道PMOS器件，至少包括：硅衬底，所述硅衬底中形成有沟槽结构；叠层结构，形成于所述沟槽结构内，包括Si1-xCx层、Si1-yCy层及SiGe沟道层，其中，x的取值范围为0.001～0.3，y的取值范围为0.01～0.5，且x<y；填充槽，形成于所述叠层结构与所述硅衬底之间；SiGe填充层，填充于所述填充槽内；栅极结构，结合于所述叠层结构表面。作为本专利技术的应力沟道PMOS器件的一种优选方案，所述Si1-xCx层与Si1-yCy层中，x的取值范围为0.005～0.1，y的取值范围为0.1～0.25。作为本专利技术的应力沟道PMOS器件的一种优选方案，所述SiGe沟道层中Ge的摩尔比例为0.02～0.45。进一步地，所述的SiGe沟道层中包括自下往上排列的多个SiGe梯度层，且自下往上排列的多个SiGe梯度层中Ge的摩尔比例依次增大。作为本专利技术的应力沟道PMOS器件的一种优选方案，所述填充槽所夹的层叠结构的截面为沙漏状。作为本专利技术的应力沟道PMOS器件的一种优选方案，所述SiGe沟道层中掺杂有Sn或P，所述SiGe填充层中掺杂有Sn。如上所述，本专利技术提供一种应力沟道PMOS器件及其制作方法，所述制作方法至少包括以下步骤：1）提供一硅衬底，于所述硅衬底中形成沟槽结构；2）于所述沟槽结构内形成包括Si1-xCx层、Si1-yCy层及SiGe沟道层的叠层结构，其中，x的取值范围为0.001～0.3，y的取值范围为0.01～0.5，且x<y；3）于所述SiGe沟道层表面形成栅极结构；4）刻蚀所述栅极结构两侧下方的叠层结构，形成填充槽；5）于所述填充槽内形成SiGe填充层。本专利技术通过增加了Si1-xCx层、Si1-yCy层作为SiGe沟道层的缓冲层，可以有效增大SiGe沟道层的应力，从而提高器件的性能。本专利技术方案简单，与传统CMOS工艺兼容，容易实现产业化。附图说明图1显示为本专利技术的应力沟道PMOS器件的制作方法的步骤流程示意图。图2～图4显示为本专利技术的应力沟道PMOS器件的制作方法步骤1）所呈现的结构示意图。图5显示为本专利技术的应力沟道PMOS器件的制作方法步骤2）所呈现的结构示意图。图6显示为本专利技术的应力沟道PMOS器件的制作方法步骤3）所呈现的结构示意图。图7显示为本专利技术的应力沟道PMOS器件的制作方法步骤4）所呈现的结构示意图。图8显示为本专利技术的应力沟道PMOS器件的制作方法步骤5）所呈现的结构示意图。元件标号说明101硅衬底102浅沟道隔离结构103沟槽结构104Si1-xCx层105Si1-yCy层106SiGe沟道层107栅极结构108填充槽109SiGe填充层S11～S15步骤具体实施方式以下通过特定的具体实例说明本文档来自技高网...

【技术保护点】
一种应力沟道PMOS器件的制作方法，其特征在于，至少包括以下步骤：1）提供一硅衬底，于所述硅衬底中形成沟槽结构；2）于所述沟槽结构内形成包括Si1‑xCx层、Si1‑yCy层及SiGe沟道层的叠层结构，其中，x的取值范围为0.001～0.3，y的取值范围为0.01～0.5，且x<y；3）于所述SiGe沟道层表面形成栅极结构；4）刻蚀所述栅极结构两侧下方的叠层结构，形成填充槽；5）于所述填充槽内形成SiGe填充层。

【技术特征摘要】
1.一种应力沟道PMOS器件的制作方法，其特征在于，至少包括以下步骤：1）提供一硅衬底，于所述硅衬底中形成沟槽结构；2）于所述沟槽结构内形成包括Si1-xCx层、Si1-yCy层及SiGe沟道层的叠层结构，其中，x的取值范围为0.001～0.3，y的取值范围为0.01～0.5，且x<y；3）于所述SiGe沟道层表面形成栅极结构；4）刻蚀所述栅极结构两侧下方的叠层结构，形成填充槽；5）于所述填充槽内形成SiGe填充层。2.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于：步骤1）包括步骤：1-1）于所述硅衬底中形成浅沟道隔离结构；1-2）于所述浅沟道隔离结构内的硅衬底中形成沟槽结构。3.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于：步骤2）中，x的取值范围为0.005～0.1，y的取值范围为0.1～0.25。4.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于：步骤2）所述的SiGe沟道层中Ge的摩尔比例为0.02～0.45。5.根据权利要求4所述的应力沟道PMOS器件的制作方法，其特征在于：步骤2）所述的SiGe沟道层中包括自下往上排列的多个SiGe梯度层，且自下往上排列的多个SiGe梯度层中Ge的摩尔比例依次增大。6.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于：步骤2）所述的SiGe沟道层中掺杂有Sn或P。7.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于：步骤2）还包括采用氩气、氮气及氟气对所述SiGe沟道层表面...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31