非易失性电荷俘获存储器件和逻辑CMOS器件的集成制造技术

本发明专利技术描述了将非易失性存储器件集成到逻辑MOS流中的方法的实施例。一般而言，所述方法包括：在衬底的第一区域中，由覆盖衬底的表面的半导体材料形成存储器件的沟道，沟道连接存储器件的源极和漏极；在相邻于沟道的多个表面的沟道上方形成电荷俘获介质堆栈，其中，电荷俘获介质堆栈包括在隧穿层上方的电荷俘获层上的阻挡层；以及在衬底的第二区域上方形成MOS器件。

【技术实现步骤摘要】
【国外来华专利技术】非易失性电荷俘获存储器件和逻辑CMOS器件的集成相关申请的交叉引用本申请是2008年8月4日递交的序列号为12/185,751的共同未决的美国申请的延续部分，其是2008年5月22日递交的、序列号为12/125,864的美国申请(现在是2012年1月10日公布的美国专利号8,093,128)的延续，其根据根据美国法典第35条119(e)款要求2007年5月25日递交的、列号为60/940,148的国临时专利申请和2007年5月25日递交的序列号为60/940,137的美国临时专利申请的优先权益，所有申请文件通过引用并入本文。
本专利技术是在半导体器件的领域，更具体涉及与逻辑CMOS器件集成的非易失性电荷俘获存储器件。背景在集成电路中的缩放特性是更强大的电子器件的推动者。缩放到更小的特性增加了在给定的形状因素的功能单元的密度以及增加了器件的处理速度。然而，缩放器件也不是没有问题。例如，优化更小器件的性能变得越来越困难。这对于缩放非易失性电荷俘获存储器件尤其如此，其中因为器件被缩放，数据保留和感测变得越来越困难。除了器件缩放之外，片上系统类型的体系结构也增加了电子器件的功能。这种体系结构可以例如与逻辑器件一起在同一个衬底上结合到存储器件以降低制造成本以及增加存储器和逻辑器件之间的通信带宽。在片上系统体系结构中集成这些不同的器件是有问题的，因为关于逻辑MOS器件的制造过程可能妨碍存储器件的制造过程，并且反之亦然。例如，当在针对存储器件的介质堆栈的制造中集成逻辑MOS栅氧化处理模块时，这样的矛盾可能会发生。此外，逻辑器件的沟道和阱注入处理也可能对存储器件介质堆栈是不利的，存储器件介质堆栈对于形成逻辑器件的沟道和阱注入处理可能是有问题的。作为另一个示例，对于逻辑晶体管是有利的硅化物接触可能对非易失性电荷俘获存储器件产生不利影响。此外，非易失性存储器件的操作可能需要应用相对高的电压(HV)，通常需要至少10V。然而，在缩放逻辑器件的制造中采用的常规处理通常优选在5V或更低的电压来进行器件操作。这种低电压器件可能缺少足够高的击穿电压以与存储器件直接连接。附图简述本专利技术的实施例通过以附图中的图形来进行示例的方式说明的，而不是限制，在附图中：图1示出了根据本专利技术的特定实施例，描绘在对集成了逻辑MOS制造过程的非易失性电荷俘获存储器件的制造过程中所采用的特定模块的序列的流程图；图2A和2B示出了根据本专利技术的特定实施例，描绘用于实现图1中示出的特定模块的将逻辑MOS栅极制造与非易失性电荷捕捉介质堆栈集成中的特定操作的序列的流程图；图3A示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中当遮掩氧化物覆盖在衬底的MOS和HVMOS区域时SONOS沟道注入被执行；图3B示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中形成SONOS电荷俘获介质堆栈，且MOS和HVMOS区域被清洗以准备形成第一栅极绝缘层；图3C示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中第一栅极绝缘层被形成覆盖MOS区域和HVMOS区域；图3D示出了根据本专利技术的实施例，表示操作的剖视图，其中SONOS和HVMOS器件区域被遮掩，同时在MOS区域中的第一栅极绝缘层被在衬底的第三区域中打开以形成第二栅极绝缘层；图3E示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中第二栅极绝缘层被形成于MOS区域；图3F示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中SONOS氧化物阻挡层、HVMOS栅极绝缘层和MOS栅极绝缘层被氮化；图3G示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中栅极层被沉积；图3H示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中形成了栅电极；图3I示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中形成了侧壁间隔区；以及图3J示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中电荷俘获介质和栅极介质被移除相邻的侧壁间隔区以完成栅极堆栈的定义；图4A示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其在单个衬底上具有与侧壁间隔区相邻的SONOS栅极堆栈以及具有与侧壁间隔区相邻的HVMOS和MOS器件栅极堆栈；图4B示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中多层内衬沉积覆盖SONOS和逻辑器件；图4C示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中多层内衬的顶层被蚀刻以形成一次性间隔区；图4D示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中HVMOS器件接收源极注入和漏极注入，同时SONOS和MOS器件被遮掩；图4E示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中一次性间隔区被从SONOS和逻辑器件中移除；图4F示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中多层内衬的底层被从MOS器件中移除但是保留覆盖在SONOS和HVMOS器件上；图4G示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中硅化物形成在MOS器件上，但是被覆盖在SONOS和MOS器件上的多层内衬的底层阻挡；图5示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中层间介质(ILD)层形成在相邻于MOSSONOS和HVMOS栅极堆栈的侧壁间隔区的侧壁上。图6A示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中在相邻于MOS栅极堆栈的侧壁间隔区上形成应力诱发的ILD层，以及在覆盖在SONOS和HVMOS栅极堆栈的多层内衬的底层上形成应力诱发的ILD层；图6B示出了根据本专利技术的实施例，表示半导体结构形成中的操作的剖视图，其中在覆盖相邻于SONOS和HVMOS栅极堆栈的侧壁间隔区的多层内衬的底层上形成低应力ILD层，在覆盖MOS器件上的应力诱发的ILD层上形成低应力ILD层；图7A示出了包括分离的电荷俘获区的非平面多栅极器件；图7B示出了图7A的非平面多栅极器件的剖视图；图7C示出了图7A的非平面多栅极器件的垂直弦(verticalstring)的剖视图；图8示出了描绘在制造集成了逻辑MOS器件的非平面多栅极器件的过程中采用的特定的模块的序列的流程图；图9A和9B示出了包括分离的电荷俘获区域和水平纳米线沟道的非平面多栅极器件；图9C示出了图9A的非平面多栅极器件的垂直弦的剖视图；图10A和10B示出了包括电荷俘获区域和垂直纳米线沟道的非平面多栅极器件；图11A-11F示出了用于制造图10A的非平面多栅极器件的栅极第一方案；以及图12A-12F示出了用于制造图10A的非平面多栅极器件的栅极最终方案。详述本文参照附图描述了集成了逻辑器件的非易失性电荷俘获存储器件的实施例。然而，特定的实施例可以被实施，而不需要这些具体细节中的一个或多个细节，或结合其它的已知的方法、材料和装置。在以下的描述中，陈述了大量的具体细节，例如具体的材料、尺寸和工艺参数等，以提供本专利技术的完全的理解。在其它的实例中，公知的半导体设计和制造技术没有特别详细描述以避免不必要地模糊本专利技术。整个说明书中提到的“实施例”指的是本文档来自技高网...

【技术保护点】
一种方法，包括：在衬底的第一区域，由覆盖所述衬底的表面的半导体材料形成存储器件的沟道，所述沟道连接所述存储器件的源极和漏极；在相邻于所述沟道的多个表面的所述沟道上方，形成电荷俘获介质堆栈，其中所述电荷俘获介质堆栈包括阻挡层，所述阻挡层在隧穿层上方的电荷俘获层上；以及在所述衬底的第二区域上方，形成MOS器件。

【技术特征摘要】
【国外来华专利技术】2012.03.31 US 13/436,8781.一种制造半导体器件的方法，包括：在衬底的第一区域，由覆盖所述衬底的表面的半导体材料形成存储器件的沟道，所述沟道连接所述存储器件的源极和漏极；在相邻于所述沟道的多个表面的所述沟道上方，形成电荷俘获介质堆栈，其中形成所述电荷俘获介质堆栈包括：在所述沟道上方形成隧穿层；在所述隧穿层上方形成下部电荷俘获层；通过所述下部电荷俘获层的一部分的自由基氧化在所述下部电荷俘获层上方形成抗隧穿层；在所述抗隧穿层上方形成上部电荷俘获层；以及在所述上部电荷俘获层上形成阻挡层；在所述衬底的第二区域上方，形成MOS器件；执行热氧化以同时形成所述MOS器件的栅极介电层并且热再氧化所述阻挡层；以及执行氮化工艺以同时氮化所述栅极介电层和所述阻挡层。2.根据权利要求1所述的方法，其中，形成所述电荷俘获介质堆栈还包括：用液体蚀刻剂，在牺牲介电层中打开窗口，以暴露所述衬底的第一区域；在所述窗口中形成所述电荷俘获介质堆栈；以及湿式蚀刻所述牺牲介电层。3.根据权利要求1所述的方法，其中，所述上部电荷俘获层相对于所述下部电荷俘获层是贫氧的并且包括分布在所述电荷俘获介质堆栈中的大多数电荷陷阱。4.根据权利要求3所述的方法，还包括，在所述衬底的所述第二区域上方形成栅极介电层，其中所述栅极介电层包括高K栅极介质。5.根据权利要求4所述的方法，还包括，在所述高K栅极介质上方形成金属栅极层。6.根据权利要求3所述的方法，其中，所述栅极介电层包括高K栅极介质。7.根据权利要求6所述的方法，还包括，在所述高K栅极介质上方形成金属栅极层。8.根据权利要求6所述的方法，其中，形成所述沟道包括，由具有相对于所述沟道的长轴的<100>表面结晶取向的硅形成所述沟道。9.一种制造半导体器件的方法，包括：在衬底的第一区域上方形成存储器件，包括：在所述衬底之上形成层的堆栈，所述层的堆栈包含被至少一个栅极层分开的至少两个介电层；形成第一开口，所述第一开口从堆栈层的顶面延伸通过所述介电层和所述栅极层中的至少一层；在所述第一开口内部的侧壁上，形成电荷俘获介质堆栈，其...

【专利技术属性】
技术研发人员：克里希纳斯瓦米·库马尔，斐德列克·杰能，赛格·利维，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：美国;US