一种闪存可靠性的筛选测试方法技术

本发明专利技术涉及半导体缺陷检测领域，尤其涉及一种提升NOR型闪存芯片可靠性的筛选测试方法，通过在原有的闪存芯片测试基础上增加一个电压应力测试，首先将待测闪存芯片的所有地址单元写入0并确认全为0，然后向闪存芯片的栅极提供负高压，漏极提供正高压，使得两端的压差在10V以上并保持一段安全时间后进行一次擦除操作，以筛选出应力测试出现问题的闪存芯片，这样可以提高产品的可靠性。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及半导体缺陷检测领域，尤其涉及一种提升NOR型闪存芯片可靠性的筛选测试方法，通过在原有的闪存芯片测试基础上增加一个电压应力测试，首先将待测闪存芯片的所有地址单元写入0并确认全为0，然后向闪存芯片的栅极提供负高压，漏极提供正高压，使得两端的压差在10V以上并保持一段安全时间后进行一次擦除操作，以筛选出应力测试出现问题的闪存芯片，这样可以提高产品的可靠性。【专利说明】
本专利技术涉及半导体缺陷检测领域，尤其涉及。
技术介绍
在集成电路制造领域，随着集成电路的特征尺寸不断降低，芯片集成度不断提高，传统的生产模式、工艺材料、器件模型以及测试方法等均面临诸多挑战。 快闪存储器(Flash Memory)是一种常见的半导体集成电路,广泛应用于移动电话、工业设备、电讯设备以及移动存储卡等领域的存储装置，与通用随机存储器不同，闪存的特点是非易失性。由于闪存一般用来存储设备的工作程序和相关非常重要的数据，对与其配合的电子产品极其重要。所以相关领域对闪存的读和写是否正确要求是非常严格，对闪存进行检测，已成为与之相关的电子产品出厂前的重要程序。 由于目前快闪存储器不断地朝着高集成度和高容量存储单元的方向发展，制作过程中引入缺陷的概率也随之提升，在存储晶圆测试中，对缺陷筛选的相关测试主要有: 1、存储器单元操作测试: 写入:栅极正高压，漏极正高压(如图1a所示)； 擦除:栅极负高压，阱为正高压，漏极是浮动设置(如图1b所示)； 读取:栅极正高压，漏极是正低压(如图1c所示)； 2、施加电压力的测试(主要针对干扰(disturb)测试，以及TOX质量的检测) 字线应力测试 位线应力测试 阱应力测试 对NOR型快闪存储器的可靠性测试失效统计发现，造成早期失效问题(主要会出现在10次以内的擦除/编程循环)的最主要缺陷因素是电介质层的缺陷。然而现有的晶圆测试项目中，缺乏有效的对这一区域缺陷的筛除，当栅极与漏极间的电压差不够大时，无法有效筛选出电介质中存在的缺陷，导致后续使用过程中BL通孔到控制栅极间的烧坏，出现可靠性问题，然而如果在晶圆测试中增加5-10次的擦除/编程循环，将会很大程度的增加测试时间，测试成本随之增加。 中国专利(CN101630534A)记载了一种用于非易失性存储器可靠性测试的方法，包括如下步骤:在K个分别具有Nm个区块的非易失性存储器的每一个中分别选取N个区块，对被选取的KXN个区块分别执行T次测试程序，得到测试数据，根据测试数据，统计知性测试程序次数与该次数的测试中累计发生失效的区块数目之间的数据关系并绘制测试曲线，确定等效失效区块数目判断标准，在测试曲线中读出执行次数数值对应的失效数目，将得到的失效数目与等效失效区块数目判断标准相比较，判断是否合格。 上述专利涉及到的一种半导体器件的可靠性测试方法，但并未涉及到通过于栅极与漏极之间施加电压应力来发现闪存芯片缺陷的技术特征。
技术实现思路
鉴于上述问题，本专利技术提供，其特征在于，包括以下步骤: 步骤S1:提供若干待测闪存芯片； 步骤S2:将所述若干待测闪存芯片的所有地址单元均写入O ; 步骤S3:在每个所述待测闪存芯片的栅极和漏极之间均施加一个电压应力并保持预定的时间段； 步骤S4:通过对所述若干待测闪存芯片中的每一个地址单元均进行擦除操作以筛选出具有介质层缺陷的待测闪存芯片。 上述的方法，其中，所述步骤S2还包括:读取所有地址单元的内容，并判断每个地址单元的内容是否为0，如果是，则进行步骤S3，如果不是，则输出错误信息，该芯片测试结束。 上述的方法，其中，所述电压应力的值大于1V。 上述的方法，其中，在所述步骤S3中，将所述待测闪存芯片的栅极接入负电压，将所述待测闪存芯片的漏极接入正电压以产生所述电压应力。 上述的方法，其中，所述负电压大于-10V,所述正电压小于10V。 上述的方法，其中，所述预定的时间段为20-200ms。 上述的方法，其中，所述待测闪存芯片为NOR型闪存芯片。 综上所述，通过在字线(栅极)与位线(漏极)之间施加特定的电压应力，使得栅极与漏极间的电压应力足够大和足够的安全时间，这样就可以筛选出闪存芯片中电介质层的缺陷，避免造成闪存芯片在使用过程中BL (位线)通孔到控制栅间被烧坏，出现可靠性的问题，缩短了传统的测试的时间，提高了产品的可靠性。 【专利附图】【附图说明】 图1a-1c是现有存储器单元操作是示意图； 图2是本专利技术闪存芯片应力测试流程图； 图3是施加应力示意图； 图4是NOR型快闪存储器阵列。 【具体实施方式】 本专利技术提供一种提升NOR型快闪芯片可靠性的筛选测试方法，该方法是在现有的闪存存储器测试流程中增加一项应力测试流程，首先，提供若干待测闪存芯片，如图3所示，待测闪存芯片为P型衬底1，然后在该衬底I上依次覆盖有绝缘氧化层，浮栅，绝缘层和控制栅，于栅极两侧形成侧墙3。 然后在这些待测闪存芯片上(如图4所示)将这些闪存芯片的阵列所有地址单元写0，对所有地址单元进行读取，判断所有的地址单元内容是否为0，如果是，进入测试模式，如果不是，则说明该闪存芯片有问题，此时输出错误信息，筛选出有问题的闪存芯片。 进入测试模式，向闪存芯片的栅极提供负电压，漏极2提供正电压，并使栅极与漏极2两端的电压应力大于1V (栅极与漏极间的电压差大于10V)，这样的电压应力会加速对介质层的缺陷问题的发现，但不会对正常单元的介质层造成损伤。 如图2所示，在进行操作过程中，为了保证所测试的闪存芯片能够在后续的操作过程中写回来，就是在该高压应力测试中不会导致被击穿，设定接入栅极的负电压的电压值大于-10V，接入漏极的正电压的电压值小于10V，且被测试的闪存芯片能够接受尽可能长的时间，即设定测试时间为20-2000ms，优选的为100ms。 在电压应力测试结束后再对被测试的闪存芯片中的每一个地址单元均接一次用户模式的擦除操作，以筛选出应力测试中介质层出现缺陷的芯片。 这些测试闪存芯片在经过电压应力测试后还要进行数据线的检测、地址线的检测盒封装测试步骤。 这样在原有的闪存芯片测试流程中增加一个电压应力测试流程，通过在字线与位线之间施加特定电压差及特定时间的电压应力，以筛选出制造过程中引入的缺陷问题，提高了 NOR型快闪存储器产品的可靠性。 通过说明和附图，给出了【具体实施方式】的特定结构的典型实施例，基于本专利技术精神，还可作其他的转换。尽管上述专利技术提出了现有的较佳实施例，然而，这些内容并不作为局限。 对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本专利技术的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本专利技术的意图和范围内。【权利要求】1.，其特征在于，包括以下步骤: 步骤51:提供若干待测闪存芯片； 步骤32:将所述若干待测闪存芯片的所有地址单元均写入0 ； 步骤33:在每个所述待测闪存芯片的栅极和漏极之间均施加一个电压应力并保持预定的时间段； 步骤34:通过对所述若干待测闪存芯片中的每一个地址单元均进行擦除操作以筛选出具有介本文档来自技高网...

【技术保护点】
一种闪存可靠性的筛选测试方法，其特征在于，包括以下步骤：步骤S1：提供若干待测闪存芯片；步骤S2：将所述若干待测闪存芯片的所有地址单元均写入0；步骤S3：在每个所述待测闪存芯片的栅极和漏极之间均施加一个电压应力并保持预定的时间段；步骤S4：通过对所述若干待测闪存芯片中的每一个地址单元均进行擦除操作以筛选出具有介质层缺陷的待测闪存芯片。

【技术特征摘要】

【专利技术属性】
技术研发人员：张宇飞，龚斌，罗旖旎，谢振，张佐兵，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42