一种DDR3 PHY SSTL15输出驱动电路制造技术

本发明专利技术提供了一种DDR3 PHY SSTL15输出驱动电路，所述输出驱动电路包括：至少一个输出模块，各个所述输出模块并行连接；其中，每个所述输出模块包括：前驱动电路和后驱动电路；前驱动电路包括：六个非门、四个与非门、两个多选一电路、n个第一输出转换电路和n个第二输出转换电路，后驱动电路包括：n个NMOS组、n个PMOS组和两个二极管。本发明专利技术提供的DDR3 PHY SSTL15输出驱动电路实现了能够输出DDR3 PHY SSTL15的待发送数据。并且能够分别处于发送状态和接收状态，处于发送状态时通过前驱动电路输出待发送数据，处于接收状态时后驱动电路输出高阻状态用于阻抗匹配。

【技术实现步骤摘要】
—种DDR3 PHY SSTL15输出驱动电路
本专利技术涉及电子
，尤其是涉及一种DDR3 PHY SSTL15输出驱动电路。
技术介绍
DDR3 PHY是用来连接DDR3 SDAM存储器和DDR3存储控制器的必备桥梁。DDR3 PHY包括DDL、PLL、发送器、接收器、SSTL输入驱动电路、SSTL输出驱动电路等等。其中，SSTL输出驱动电路主要用于输出DDR3 PHY的待发送数据。 SSTL 15是一种比较常用的SSTL接口，然而，专利技术人经研究发现，在现有技术中并不存在DDR3 PHY SSTL15输出驱动电路。
技术实现思路
本专利技术解决的技术问题在于提供一种DDR3 PHY SSTL15输出驱动电路，以实现能够输出DDR3 PHY SSTL15的待发送数据。 此外，本专利技术还能够解决的技术问题是，本专利技术提供的DDR3 PHY SSTL15输出驱动电路，能够分别处于发送状态和接收状态，当处于发送状态时输出待发送数据，当处于接收状态时输出高阻状态，用于阻抗匹配。 为此，本专利技术解决技术问题的技术方案是: 一种DDR3 PHY SSTL15输出驱动电路，所述输出驱动电路包括:至少一个输出模块，各个所述输出模块并行连接； 其中，每个所述输出模块包括:前驱动电路和后驱动电路；所述前驱动电路包括:第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第一与非门、第二与非门、第三与非门、第四与非门、第一多选一电路、第二多选一电路、η个第一输出转换电路和η个第二输出转换电路；n ^ I ;所述后驱动电路包括:η个NMOS组、η个PMOS组、第一二极管和第二二极管；每个所述NMOS组包括至少一个匪OS管，每个所述PMOS组包括至少一个PMOS管； 所述第一与非门的两个输入端分别用于接收输出模块使能信号和发送状态使能信号；其中，当所述输出模块为使能状态时，所述输出模块使能信号为高电平，当所述输出模块为禁用状态时，所述输出模块使能信号为低电平；当所述输出模块为发送状态时，所述发送状态使能信号为高电平，当所述输出模块为接收状态时，所述发送状态使能信号为低电平； 所述第一与非门的输出端连接所述第一非门的输入端，所述第一非门的输出端连接所述第二与非门的第一输入端和所述第二非门的输入端； 所述第二与非门的第二输入端接收所述输出驱动电路的待发送数据，所述第二与非门的输出端连接所述第一多选一电路的第一输入端；所述第一多选一电路的第二输入端连接地电压； 所述第二非门的输出端连接所述第三与非门的第一输入端；所述第三与非门的第二输入端接收所述待发送数据，所述第三与非门的输出端连接所述第二多选一电路的第一输入端；所述第二多选一电路的第二输入端连接电源电压； 所述第四与非门的两个输入端分别用于接收所述输出模块使能信号和接收状态使能信号；其中，当所述输出模块为接收状态时，所述接收状态使能信号为高电平，当所述输出模块为发送状态时，所述接收状态使能信号为低电平； 所述第四与非门的输出端连接所述第三非门的输入端；所述第三非门的输出端连接所述第一多选一电路的选择端以及所述第二多选一电路的选择端；当所述第一多选一电路的选择端接收到低电平，通过输出端输出第一输入端接收的数据，当所述第一多选一电路的选择端接收到高电平，通过输出端输出第二输入端接收的数据；当所述第二多选一电路的选择端接收到低电平，通过输出端输出第一输入端接收的数据，当所述第一多选一电路的选择端接收到高电平，通过输出端输出第二输入端接收的数据； 所述第四非门的输入端用于接收第一输出转换电路使能信号；其中，当第一输出转换电路为使能状态时，所述第一输出转换电路使能信号为高电平，当第一输出转换电路为禁用状态时，所述第一输出转换电路使能信号为低电平； 每个所述第一输出转换电路包括一个与非门和一个电平转换电路，其中，该与非门的第一输入端连接所述第一多选一电路的输出端，该与非门的第二输入端连接所述第四非门的输出端，该与非门的输出端连接该电平转换电路的输入端，该电平转换电路用于调节电压以适应外部电压； 第五非门的输入端用于接收第二输出转换电路使能信号，所述第五非门的输出端连接所述第六非门的输入端；其中，当第二输出转换电路为使能状态时，所述第二输出转换电路使能信号为高电平，当第二输出转换电路为禁用状态时，所述第二输出转换电路使能信号为低电平； 每个所述第二输出转换电路包括一个与非门和一个电平转换电路，其中，该与非门的第一输入端连接所述第二多选一电路的输出端，该与非门的第二输入端连接所述第六非门的输出端，该与非门的输出端连接该电平转换电路的输入端，该电平转换电路用于调节电压以适应外部电压； 每个所述PMOS组中的所有PMOS管组成一串联电路，该串联电路的一端连接所述第一二极管的负极以及电源电压，该串联电路的另一端连接所述第一二极管的正极以及所述第二二极管的负极；该串联电路中，各个PMOS管的栅极连接该组的栅极连接点；每个所述PMOS组的栅极连接点分别连接不同的所述第一输出转换电路中的所述电平转换电路的输出端； 每个所述NMOS组中的所有NMOS管组成一串联电路，该串联电路的一端连接所述第二二极管的正极以及地电压，该串联电路的另一端连接所述第一二极管的正极以及所述第二二极管的负极；该串联电路中，各个NMOS管的栅极连接该组的栅极连接点；每个所述NMOS组的栅极连接点分别连接不同的所述第二输出转换电路中的所述电平转换电路的输出端； 当所述输出驱动电路为发送状态时，各个所述输出模块中的各个所述电平转换电路的输出端为所述输出驱动电路的输出端；当所述输出驱动电路为接收状态时，各个所述输出模块中的所述后驱动电路用于阻抗匹配。 优选的，每个所述第一输出转换电路和每个所述第二输出转换电路还包括一个边沿速率控制电路；该边沿速率控制电路的输入端连接其所属于的输出转换电路中的与非门的输出端，该边沿速率控制电路的输出端连接其所属于的输出转换电路中的电平转换电路的输入端； 每个所述边沿速率控制电路包括第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第七非门和第八非门； 所述第一 PMOS管的源极、所述第三PMOS管的源极、所述第四PMOS管的源极连接电源电压；所述第一 PMOS管的漏极、所述第三PMOS管的漏极、所述第四PMOS管的漏极连接所述第二 PMOS管的源极；所述第一 NMOS管的源极连接所述第二 NMOS管的漏极、所述第三NMOS管的漏极和所述第四NMOS管的漏极；所述第二 NMOS管的源极、所述第三NMOS管的源极和所述第四NMOS管的源极连接地电压；所述第一 PMOS管的栅极、第二 PMOS管的栅极、所述第一 NMOS管的栅极连接所述第二 NMOS管的栅极，作为所述边沿速率控制电路的输入端；所述第二 PMOS管的漏极连接所述第一 NMOS管的漏极，作为所述边沿速率控制电路的输出端; 所述第七非门的输入端用于接收速率控制信号，所述第七非门的输出端连接所述第八非门的输入端，所述第八非门的输出端连接所述第三PMOS管的栅极、所述第四PMOS管本文档来自技高网...

【技术保护点】
一种DDR3PHY SSTL15输出驱动电路，其特征在于，所述输出驱动电路包括：至少一个输出模块，各个所述输出模块并行连接；其中，每个所述输出模块包括：前驱动电路和后驱动电路；所述前驱动电路包括：第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第一与非门、第二与非门、第三与非门、第四与非门、第一多选一电路、第二多选一电路、n个第一输出转换电路和n个第二输出转换电路；n≥1；所述后驱动电路包括：n个NMOS组、n个PMOS组、第一二极管和第二二极管；每个所述NMOS组包括至少一个NMOS管，每个所述PMOS组包括至少一个PMOS管；所述第一与非门的两个输入端分别用于接收输出模块使能信号和发送状态使能信号；其中，当所述输出模块为使能状态时，所述输出模块使能信号为高电平，当所述输出模块为禁用状态时，所述输出模块使能信号为低电平；当所述输出模块为发送状态时，所述发送状态使能信号为高电平，当所述输出模块为接收状态时，所述发送状态使能信号为低电平；所述第一与非门的输出端连接所述第一非门的输入端，所述第一非门的输出端连接所述第二与非门的第一输入端和所述第二非门的输入端；所述第二与非门的第二输入端接收所述输出驱动电路的待发送数据，所述第二与非门的输出端连接所述第一多选一电路的第一输入端；所述第一多选一电路的第二输入端连接地电压；所述第二非门的输出端连接所述第三与非门的第一输入端；所述第三与非门的第二输入端接收所述待发送数据，所述第三与非门的输出端连接所述第二多选一电路的第一输入端；所述第二多选一电路的第二输入端连接电源电压；所述第四与非门的两个输入端分别用于接收所述输出模块使能信号和接收状态使能信号；其中，当所述输出模块为接收状态时，所述接收状态使能信号为高电平，当所述输出模块为发送状态时，所述接收状态使能信号为低电平；所述第四与非门的输出端连接所述第三非门的输入端；所述第三非门的输出端连接所述第一多选一电路的选择端以及所述第二多选一电路的选择端；当所述第一多选一电路的选择端接收到低电平，通过输出端输出第一输入端接收的数据，当所述第一多选一电路的选择端接收到高电平，通过输出端输出第二输入端接收的数据；当所述第二多选一电路的选择端接收到低电平，通过输出端输出第一输入端接收的数据，当所述第一多选一电路的选择端接收到高电平，通过输出端输出第二输入端接收的数据；所述第四非门的输入端用于接收第一输出转换电路使能信号；其中，当第一输出转换电路为使能状态时，所述第一输出转换电路使能信号为高电平，当第一输出转换电路为禁用状态时，所述第一输出转换电路使能信号为低电平；每个所述第一输出转换电路包括一个与非门和一个电平转换电路，其中，该与非门的第一输入端连接所述第一多选一电路的输出端，该与非门的第二输入端连接所述第四非门的输出端，该与非门的输出端连接该电平转换电路的输入端，该电平转换电路用于调节电压以适应外部电压；第五非门的输入端用于接收第二输出转换电路使能信号，所述第五非门的输出端连接所述第六非门的输入端；其中，当第二输出转换电路为使能状态时，所述第二输出转换电路使能信号为高电平，当第二输出转换电路为禁用状态时，所述第二输出转换电路使能信号为低电平；每个所述第二输出转换电路包括一个与非门和一个电平转换电路，其中，该与非门的第一输入端连接所述第二多选一电路的输出端，该与非门的第二输入端连接所述第六非门的输出端，该与非门的输出端连接该电平转换电路的输入端，该电平转换电路用于调节电压以适应外部电压；每个所述PMOS组中的所有PMOS管组成一串联电路，该串联电路的一端连接所述第一二极管的负极以及电源电压，该串联电路的另一端连接所述第一二极管的正极以及所述第二二极管的负极；该串联电路中，各个PMOS管的栅极连接该组的栅极连接点；每个所述PMOS组的栅极连接点分别连接不同的所述第一输出转换电路中的所述电平转换电路的输出端；每个所述NMOS组中的所有NMOS管组成一串联电路，该串联电路的一端连接所述第二二极管的正极以及地电压，该串联电路的另一端连接所述第一二极管的正极以及所述第二二极管的负极；该串联电路中，各个NMOS管的栅极连接该组的栅极连接点；每个所述NMOS组的栅极连接点分别连接不同的所述第二输出转换电路中的所述电平转换电路的输出端；当所述输出驱动电路为发送状态时，各个所述输出模块中的各个所述电平转换电路的输出端为所述输出驱动电路的输出端；当所述输出驱动电路为接收状态时，各个所述输出模块中的所述后驱动电路用于阻抗匹配。...

【技术特征摘要】
2014.07.08 CN 201410324301.X1.一种DDR3PHY SSTL15输出驱动电路，其特征在于，所述输出驱动电路包括:至少一个输出模块，各个所述输出模块并行连接； 其中，每个所述输出模块包括:前驱动电路和后驱动电路；所述前驱动电路包括:第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第一与非门、第二与非门、第三与非门、第四与非门、第一多选一电路、第二多选一电路、η个第一输出转换电路和η个第二输出转换电路；n ^ I ;所述后驱动电路包括:η个NMOS组、η个PMOS组、第一二极管和第二二极管；每个所述NMOS组包括至少一个NMOS管，每个所述PMOS组包括至少一个PMOS管； 所述第一与非门的两个输入端分别用于接收输出模块使能信号和发送状态使能信号；其中，当所述输出模块为使能状态时，所述输出模块使能信号为高电平，当所述输出模块为禁用状态时，所述输出模块使能信号为低电平；当所述输出模块为发送状态时，所述发送状态使能信号为高电平，当所述输出模块为接收状态时，所述发送状态使能信号为低电平；所述第一与非门的输出端连接所述第一非门的输入端，所述第一非门的输出端连接所述第二与非门的第一输入端和所述第二非门的输入端； 所述第二与非门的第二输入端接收所述输出驱动电路的待发送数据，所述第二与非门的输出端连接所述第一多选一电路的第一输入端；所述第一多选一电路的第二输入端连接地电压； 所述第二非门的输出端连接所述第三与非门的第一输入端；所述第三与非门的第二输入端接收所述待发送数据，所述第三与非门的输出端连接所述第二多选一电路的第一输入端；所述第二多选一电路的第二输入端连接电源电压； 所述第四与非门的两个输入端分别用于接收所述输出模块使能信号和接收状态使能信号；其中，当所述输出模块为接收状态时，所述接收状态使能信号为高电平，当所述输出模块为发送状态时，所述接收状态使能信号为低电平； 所述第四与非门的输出端连接所述第三非门的输入端；所述第三非门的输出端连接所述第一多选一电路的选择端以及所述第二多选一电路的选择端；当所述第一多选一电路的选择端接收到低电平，通过输出端输出第一输入端接收的数据，当所述第一多选一电路的选择端接收到高电平，通过输出端输出第二输入端接收的数据；当所述第二多选一电路的选择端接收到低电平，通过输出端输出第一输入端接收的数据，当所述第一多选一电路的选择端接收到高电平，通过输出端输出第二输入端接收的数据； 所述第四非门的输入端用于接收第一输出转换电路使能信号；其中，当第一输出转换电路为使能状态时，所述第一输出转换电路使能信号为高电平，当第一输出转换电路为禁用状态时，所述第一输出转换电路使能信号为低电平； 每个所述第一输出转换电路包括一个与非门和一个电平转换电路，其中，该与非门的第一输入端连接所述第一多选一电路的输出端，该与非门的第二输入端连接所述第四非门的输出端，该与非门的输出端连接该电平转换电路的输入端，该电平转换电路用于调节电压以适应外部电压； 第五非门的输入端用于接收第二输出转换电路使能信号，所述第五非门的输出端连接所述第六非门的输入端；其中，当第二输出转换电路为使能状态时，所述第二输出转换电路使能信号为高电平，当第二输出转换电路为禁用状态时，所述第二输出转换电路使能信号为低电平； 每个所述第二输出转换电路包括一个与非门和一个电平转换电路，其中，该与非门的第一输入端连接所述第二多选一电路的输出端，该与非门的第二输入端连接所述第六非门的输出端，该与非门的输出端连接该电平转换电路的输入端，该电平转换电路用于调节电压以适应外部电压； 每个所述PMOS组中的所有PMOS管组成一串联电路，该串联电路的一端连接所述第一二极管的负极以及电源电压，该串联电路的另一端连接所述第一二极管的正极以及所述第二二极管的负极；该串联电路中，各个PMOS管的栅极连接该组的栅极连接点；每个所述PMOS组的栅极连接点分别连接不同的所述第一输出转换电路中的所述电平转换电路的输出端； 每个所述NMOS组中的所有NMOS管组成一串联电路，该串联电路的一端连接所述第二二极管的正极以及地电压，该串联电路的另一端连接所述第一二极管的正极以及所述第二二极管的负极；该串联电路中，各个NMOS管的栅极连接该组的栅极连接点；每个所述NMOS组的栅极连接点分别连接不同的所述第二输...

【专利技术属性】
技术研发人员：李楠，田学红，李仕胜，李仕炽，张海霞，董晓军，
申请(专利权)人：北京芯诣世纪科技有限公司，
类型：发明
国别省市：北京;11