高压半导体器件制造技术

本实用新型专利技术涉及一种高压半导体器件，包含：一衬底、一设置于衬底上的第一型井、一第二型源极、一设置于第一型井的第一型体极、一部分覆盖于第一型井的栅极以及一第二型漏极，第二型漏极设置于该衬底上并藉由一漂移区而将该第二型漏极与该第一型井相间隔，其中漂移区内设置有一第一型区块与一第二型区块且为交错设置，能降低元器件的整体导通电阻、提高高压半导体器件的二次崩溃电流，使高压半导体器件具有良好的抗静电放电能力。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
高压半导体器件
本技术关于一种横向扩散金氧半导体晶体管，特别是关于一种具有降低元器件的整体导通电阻、良好的抗静电放电能力的高压半导体器件。
技术介绍
横向扩散金氧半导体晶体管(LaterallyDiffused Metal Oxide Semiconductor,LDMOS)具有较高的崩溃电压，能工作于较高的电压环境下，加上可与其它低压逻辑电路整合在一起、导通电阻(on-resistance)低、以及输出功率较大等多项优点，因此被广泛的应用在显示器的功率驱动1C、车用电子、高功率与高频段的高频通讯模块上。 LDMOS在稳定状态下可以承受一定程度的高电压、大电流，但对于静电放电(Electrostatic Discharge,ESD)的防护能力不佳。静电放电会在极短时间内产生非常高的电压及电流，当电流超过LDMOS的二次崩溃电流(secondary breakdown current),就会破坏LDMOS而使其失效，此外，习知LDMOS的导通电阻仍不够低。因此，有必要提供一种整体导通电阻更低、高抗静电放电能力的高压半导体器件。
技术实现思路
本技术的目的即在于提供一种具有更低导通电阻、高抗静电放电能力的高压半导体器件。 本技术为解决习知技术的问题所采用的技术手段提供一种高压半导体器件，包含:一衬底；一第一型井，设置于该衬底上，该第一型井容置一器件体区，该器件体区内设置有一第二型源极及一第一型体极；一栅极，设置为部分覆盖于该第一型井；以及一第二型漏极，设置于该衬底上并藉由一漂移区而将该第二型漏极与该第一型井相间隔。其中该漂移区内设置有一第一型区块与一第二型区块，且该第一型区块与该第二型区块为交错设置。 在本技术的一实施例中提供一种高压半导体器件，还包括一第一型体井，设置于该器件体区内并且夹置于该第一型井以及该第二型源极与该第一型体极之间。 在本技术的一实施例中提供一种高压半导体器件，还包括一第一型内井，设置于该器件体区内并且夹置于该第一型井与该第一型体井之间。 在本技术的一实施例中提供一种高压半导体器件，还包括一浅沟渠隔离区或一厚氧化层，设置在该第一型井区与该第二型漏极之间且在该漂移区最上方。 在本技术的一实施例中提供一种高压半导体器件，该第一型区块与该第二型区块为个别形成延伸于第一型井与该第二型漏极之间并且相互平行。 在本技术的一实施例中提供一种高压半导体器件，该第一型区块与该第二型区块为个别形成延伸于第一型井与该第二型漏极之间并且以不连续小段相互平行。 在本技术的一实施例中提供一种高压半导体器件，藉由将该第一型区块为由该第一型井以及该第二型区块所围置的方式而将该该第一型区块平行交错设置于第二型区块中，且不接续段在靠近第二型漏极区。 在本技术的一实施例中提供一种高压半导体器件，藉由将该第一型区块为由该漏极以及该第二型区块所围置的方式而将该第二型区块与该第一型区块平行交错设置，且不接续段在靠近第一型井区。 在本技术的一实施例中提供一种高压半导体器件，藉由将该第一型区块为由该第一型井以及该第二型区块所围置的方式而将该第二型区块与该第一型区块以非相互平行的方式交错设置，且藉由将该第一型区块为由该漏极以及该第二型区块所围置的方式而将该第二型区块与该第一型区块以非相互平行的方式交错设置。 经由本技术所采用的技术手段，漂移区中第一型区块与第二型区块的交错设置形成为超接面(super junct1n)结构,能提高高压半导体器件的二次崩溃电流,使高压半导体器件具有良好的抗静电放电能力。再者，藉由适当调整第一型区块与第二型区块的形状及尺寸等的布局设计，还能够进一步的达到同时改善二次崩溃电流及导通电阻的效果O 【附图说明】 图1显示根据本技术的第一实施例的高压半导体器件的布局图； 图2显示根据本技术的第一实施例的高压半导体器件的剖视图； 图3显示根据本技术的第二实施例的高压半导体器件的布局图； 图4显示根据本技术的第二实施例的高压半导体器件的剖视图； 图5显示根据本技术的第三实施例的高压半导体器件的布局图； 图6显示根据本技术的第三实施例的高压半导体器件的剖视图； 图7显示根据本技术的第四实施例的高压半导体器件的剖视图； 图8显示根据本技术的第五实施例的高压半导体器件的布局图； 图9显示根据本技术的第五实施例的高压半导体器件的剖视图。 符号说明 100、100a、100b、100c、10d 高压半导体器件 I衬底 2第一型井 3器件体区 31第二型源极 32第一型体极 33第一型体井 34第一型内井 4栅极 5第二型漏极 6漂移区 61第一型区块 62第二型区块 7浅沟渠隔离区或厚氧化层 【具体实施方式】 本技术所采用的具体实施例，将藉由以下的实施例及附呈图式作进一步的说明。 以下根据图1至图9，而说明本技术的实施方式。该说明并非为限制本技术的实施方式，而为本技术的实施例的一种。 如图1至图2所示，依据本技术的第一实施例的高压半导体器件100，包含:一衬底I ;一第一型井2,设置于该衬底I上,该第一型井2容置一器件体区3,该器件体区3内设置有一第二型源极31、一第一型体极32、一第一型体井33及一第一型内井34 ;—栅极4，设置为部分覆盖于该第一型井2 ;以及一第二型漏极5，设置于该衬底上I并藉由一漂移区6而将该第二型漏极5与该第一型井2相间隔，其中该漂移区6内部设置有一第一型区块61与一第二型区块62，该第一型区块61与该第二型区块62为交错(alternately)设置。交错设置为该第一型区块61与该第二型区块62交替排列。一浅沟渠隔离区(Shallowtrench isolat1n, STI)或一厚氧化层7，设置在第一型井2与该第二型漏极5之间且在漂移区6最上方，此区域可设置也可不设置，端看第二型漏极5之工作电压范围。在本实施例中，该漂移区6设置于该衬底上I并与该第一型井2为并排设置，且该第一型区块61与该第二型区块62为个别形成延伸于该第一型井2与该第二型漏极5之间并且相互平行的交错设置。此外，在本实施例中，第一型杂质为P型杂质，第二型杂质为N型杂质，当然，在其它实施例中第一型杂质及第二型杂质也可根据需求为N型杂质与P型杂质,本技术并不限于此。 藉由上述结构，该第一型区块61与该第二型区块62为交错设置而形成为一超接面结构，因此能提高高压半导体器件100的二次崩溃电流及降低元器件的整体导通电阻，使高压半导体器件100具有较佳的抗静电放电能力。 如图1至图2所示，依据本技术的第一实施例的高压半导体器件100还可包括一第一型体井33及一第一型内井34。该第一型体井33设置于该器件体区3内并且夹置于该第一型井2以及该第二型源极31与该第一型体极32之间，第一型体井33可设置也可不设置，端看第二型漏极5的工作电压范围。该第一型内井34设置于该器件体区3内并且夹置于该第一型井2与该第一型体井33之间，该第一型内井34可设置也可不设置，端看第二型漏极5的工作电压范围。较佳地，各层的掺杂浓度本文档来自技高网...

【技术保护点】
一种高压半导体器件，其特征在于，其包含：一衬底；一第一型井，设置于该衬底上，该第一型井容置一器件体区，该器件体区内设置有一第二型源极及一第一型体极；一栅极，设置为部分覆盖于该第一型井；以及一第二型漏极，设置于该衬底上并藉由一漂移区而将该第二型漏极与该第一型井相间隔，其中该漂移区内设置有一第一型区块与一第二型区块，且该第一型区块与该第二型区块为交错设置。

【技术特征摘要】
2014.07.15 TW 1032124891.一种高压半导体器件，其特征在于，其包含: 一衬底； 一第一型井，设置于该衬底上，该第一型井容置一器件体区，该器件体区内设置有一第二型源极及一第一型体极； 一栅极，设置为部分覆盖于该第一型井；以及 一第二型漏极，设置于该衬底上并藉由一漂移区而将该第二型漏极与该第一型井相间隔， 其中该漂移区内设置有一第一型区块与一第二型区块，且该第一型区块与该第二型区块为交错设置。2.如权利要求1所述的高压半导体器件，其特征在于，还包括一第一型体井，设置于该器件体区内并且夹置于该第一型井以及该第二型源极与该第一型体极之间。3.如权利要求2所述的高压半导体器件，其特征在于，还包括一第一型内井，设置于该器件体区内并且夹置于该第一型井与该第一型体井之间。4.如权利要求2所述的高压半导体器件，其特征在于，还包括一浅沟渠隔离...

【专利技术属性】
技术研发人员：陈胜利，
申请(专利权)人：陈胜利，
类型：新型
国别省市：中国台湾;71