具有上下文切换的微控制器制造技术

本发明专利技术揭示一种微处理器或微控制器装置，其可具有中央处理单元CPU、与所述CPU耦合的数据存储器，其中所述数据存储器被分为多个存储体，其中存储体选择寄存器确定哪一存储体当前与所述CPU耦合。此外，提供第一组及第二组特殊功能寄存器，其中在发生上下文切换时，选择所述第一组或所述第二组特殊功能寄存器作为所述CPU的作用中上下文寄存器，且选择相应的另一组特殊功能寄存器作为非作用中上下文寄存器，其中所述作用中上下文寄存器中的至少一些寄存器被存储器映射到所述数据存储器的两个以上存储体，且其中所述非作用中上下文寄存器的全部寄存器被存储器映射到所述数据存储器内的至少一个存储器位置。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术揭示一种微处理器或微控制器装置，其可具有中央处理单元CPU、与所述CPU耦合的数据存储器，其中所述数据存储器被分为多个存储体，其中存储体选择寄存器确定哪一存储体当前与所述CPU耦合。此外，提供第一组及第二组特殊功能寄存器，其中在发生上下文切换时，选择所述第一组或所述第二组特殊功能寄存器作为所述CPU的作用中上下文寄存器，且选择相应的另一组特殊功能寄存器作为非作用中上下文寄存器，其中所述作用中上下文寄存器中的至少一些寄存器被存储器映射到所述数据存储器的两个以上存储体，且其中所述非作用中上下文寄存器的全部寄存器被存储器映射到所述数据存储器内的至少一个存储器位置。【专利说明】具有上下文切换的微控制器相关申请案的交叉参考本申请案主张2012年3月21日申请的第61/613，802号美国临时申请案的权益，所述申请案的全文并入本文中。
本专利技术涉及一种微控制器，特定来说，本专利技术涉及一种具有自动上下文切换能力的微控制器。
技术介绍
微控制器一般为单芯片上的系统且包括微控制器核心或中央处理单元及多个外围组件。存在具有8位、16位及32位架构的多种此类微控制器。现有微控制器(例如由 申请人:微芯片技术公司(Applicant Microchip Technology Inc.)制造的8位微控制器)提供灵活架构，其中有多个系列，每一系列具有不同复杂性。此类微控制器可例如包括哈佛(Harvard)架构，其中使程序存储器及数据存储器分离。此类型的微控制器可进一步包括允许存取数据存储器且无需复杂解码电路的特定存储体分组(banking)系统。一般来说，数据存储器被分为多个存储体且存储体选择寄存器定义存储体中的何者当前被选择且可存取。为存取其它存储体，必须对所述存储体选择寄存器进行重新编程。尽管此存储体分组方案仅允许存取单一经定义存储体，但这些控制器仍可包含强制切换到预定义存储体的指令。这提供了改进且强大的性能，纵使具有一般存取限制。 根据产品调色板(product palette)，可如上文所提及提供8位系列中的不同系列的微控制器。例如，基线系列可能仅提供允许以非常低的成本制造此类装置的基本功能。例如，此基线产品可不支持中断，其中更高级的系列可具有这些功能。中断功能可增加不允许以非常低的成本制造此类装置的大量电路。 如上文所提及，许多微控制器设计(特定来说，8位微控制器)具有减少的功能且因此具有简化架构以节省宝贵的硅片空间，且允许减小的芯片大小并因此允许每晶片的更高数目个芯片。例如，根据 申请人:微芯片技术公司的产品种类，许多所谓的基线8位微控制器的代码执行因缺乏中断功能而受限制。 图1展示具有可用存储体分组机制存取的数据存储器的此常规微控制器的简化框图。程序存储器110存储形成可执行程序的多个指令。程序计数器115可经设计以具有例如用于寻址2k线性程序存储器的11个位。可在执行子例程时提供堆栈120以存储程序计数器值。所展示的示范性微控制器为对存储于程序存储器110中的12位指令字操作的8位哈佛型微控制器。因此，中央8位数据总线105可用于耦合微控制器内的各种功能元件，例如计时器单元O及外部端口 B 130。数据存储器125与此总线105耦合且从地址多路复用器140接收(例如)8位地址。对于直接寻址，地址多路复用器140组合来自由指令寄存器135供应的地址数据及由特殊功能寄存器145供应的地址数据的地址。因此，在直接寻址模式中，指令寄存器135供应5个低位位且特殊功能寄存器145供应3个高位位。因此，根据实施例，特殊功能寄存器145充当能够选择8个不同存储体中的一者的存储体选择寄存器。在间接寻址中，特殊功能寄存器145提供具有全部第O到第7位的完整地址。通过存取特殊功能寄存器INDF(其为虚拟寄存器且因此不被物理地实施)而实施间接寻址。对此寄存器INDF的任何读取或写入存取都迫使经由特殊功能寄存器145而对数据存储器125施加间接存取。因此，执行间接数据存储器存取而非读取或写入寄存器INDF。 根据此类型的架构，指令寄存器135直接从程序存储器110接收指令，且例如通过另一内部8位总线而与指令解码及控制单元180耦合。指令解码及控制单元180进一步与由单元175提供的某一内部功能耦合。例如，此功能单元175可包含装置复位计时器、通电复位、监视计时器、内部RC时钟等等。可集成其它功能及/或可省略某些功能。计时产生单元185可提供内部计时信号且还可与单元175耦合。图1中所展示的常规8位微控制器核心具有与状态寄存器150耦合的算术逻辑单元160 (ALU)。ALU 160进一步与工作寄存器165耦合，且一方面通过多路复用器155而从指令寄存器135及8位数据总线接收数据且另一方面从工作寄存器165接收数据。因此，图1仅展示所谓的基线微控制器核心的一些基本结构。 图2展示提供更多功能的微控制器核心的另一框图的实例。一般来说，类似元件具有相同参考符号。图2中所展示的数据存储器RAM 225可与如图1中所展示的存储器相同。然而，不同参考符号用于指示此RAM 225被以不同方式映射，如下文更详细解释。此数据存储器现包括线性存储器块，其由未被映射特殊功能寄存器的多个顺序存储体组成。提供额外存储体选择寄存器(BSR) 210，其中可通过专用指令而存取此寄存器且因此此寄存器可不被存储器映射。此寄存器210的内容提供由地址多路复用器220提供的地址的3个高位位，所述地址多路复用器从指令寄存器135接收5个低位位。特殊功能寄存器FSR 145现可为8位寄存器，不论当前选定的存储体如何，所述8位寄存器均可用于间接寻址整个线性数据存储器。在其它实施例中，此寄存器可受限制以通过将位7永久设定为“ I ”而存取形成线性数据存储器的4个高位存储体。然而，此寄存器自身不再提供存储体选择功能。仅通过将相应存储体编号写入到未经存储器映射的存储体选择寄存器210而实现存储体选择。因此，即使选择了线性存储器块内的存储体，所述专用指令也允许对任何其它存储体的改变。低成本微控制器核心的其它内部结构为可能的且可与各种实施例中所揭示的特定实施例组合，如下文更详细解释。 如上文所提及，归因于核心逻辑的增大，许多低成本微控制器核心不提供中断功能。可将简单中断逻辑250添加到上文所提及的架构(如图2中所展示)，例如，可提供可从各种源起始中断的单一中断输入INT，其中软件必须处理中断相关任务的识别及管理。如果实施此简单中断逻辑250，那么中断服务例程代码必须与主线代码共享共同特殊功能寄存器。因此，需要在进入中断例程时手动保存例如寄存器245、165及150的某些寄存器。某些微控制器(例如 申请人:(Applicant)的微控制器系列PIC16F1XXX)提供使用所谓的影子寄存器的上下文寄存器的自动保存和恢复功能。影子寄存器是仅用于保存当前上下文的特殊功能寄存器。影子寄存器在每次起始中断时被覆写，且在从中断例程返回时，影子寄存器的内容被写回到相应上下文寄存器。然而，虽然此为改进，但当添加中断能力时，需要经更进一步改进的自动上下文切换以防止需要手动地存储且恢复那些寄存器且允许进一步使用所保存的上下文。 【专利技术本文档来自技高网...

【技术保护点】
一种微处理器或微控制器装置，其包括：中央处理单元CPU；数据存储器，其与所述CPU耦合，其中所述数据存储器被分为多个存储体，其中存储体选择寄存器确定哪一存储体当前与所述CPU耦合；及第一组的特殊功能寄存器及第二组的特殊功能寄存器，其中在发生上下文切换时，选择所述第一组或所述第二组特殊功能寄存器作为所述CPU的作用中上下文寄存器且选择相应的另一组特殊功能寄存器作为非作用中上下文寄存器，其中所述作用中上下文寄存器中的至少一些所述寄存器被存储器映射到所述数据存储器的两个以上存储体，且其中所述非作用中上下文寄存器的全部寄存器被存储器映射到所述数据存储器内的至少一个存储器位置。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：齐克·伦德斯特鲁姆，法尼·杜芬哈格，肖恩·斯蒂德曼，凯文·李·基尔泽，约瑟夫·朱利谢，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国;US