一种半导体器件浅沟槽隔离结构的制作方法技术

本发明专利技术提供一种半导体器件浅沟槽隔离结构的制作方法，至少包括步骤：1）提供一硅衬底，于所述硅衬底表面形成掩膜层，通过光刻工艺于所述硅衬底中形成浅沟槽；2）于所述浅沟槽中形成SiO2隔离层，其中，所述SiO2隔离层包括填充于所述浅沟槽的SiO2填充部以及超出所述硅衬底表面的SiO2凸起部；3）去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度；4）于所述SiO2凸起部两侧的硅衬底表面形成第一厚度的半导体材料层。本发明专利技术可以有效减小STI的宽度，并通过外延的方式有效的增加了有源区的面积，可以增大半导体器件的驱动电流，提高半导体器件的集成度。本发明专利技术与传统的CMOS工艺兼容，容易实现产业化。

【技术实现步骤摘要】
一种半导体器件浅沟槽隔离结构的制作方法
本专利技术涉及一种半导体器件的制作方法，特别是涉及一种半导体器件浅沟槽隔离结构的制作方法。
技术介绍
随着半导体工艺进入深亚微米时代，0.18微米以下的元件（例如CMOS集成电路的有源区）之间大多采用浅沟槽隔离结构（STI）进行横向隔离来制作。浅沟槽隔离结构作为一种器件隔离技术，其具体工艺主要包括：如图1～图2所示，首先进行步骤一，提供衬底101，在其表面从下至上依次形成热氧化层102及氮化硅层103；如图3所示，然后进行步骤二，先于所述氮化硅层103表面形成光刻胶，曝光显影后在光刻胶层中形成开口，所述开口具有与界定出有源区的隔离结构对应的形状，然后利用具有开口的光刻胶层作为掩模，刻蚀形成贯穿所述氮化硅层103和热氧化层102直到所述衬底101内的隔离沟槽104；如图4所示，接着进行步骤三，去除所述光刻胶，并在所述隔离沟槽104内沉积氧化硅材料105，所述氧化硅材料105填充满隔离沟槽104并覆盖隔离沟槽104两侧的氮化硅层103；如图5所示，最后进行步骤四，通过CMP工艺去除多余的氧化硅材料105及氮化硅层103，形成浅沟槽隔离结构。然而，随着工艺特征尺寸的进一步缩小，STI的宽度也必须逐渐缩小，传统的STI工艺由于各种原因，如掩膜开口大小，沟槽的刻蚀深度等原因，会对小尺寸STI的制造上带来极大的麻烦。而不缩小STI的宽度，则会影响有源区的面积，最终影响器件的整体性能。鉴于以上原因，提供一种能增大STI隔离结构有源区面积，以提高沟道驱动电流的浅沟槽隔离结构的制作方法实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体器件浅沟槽隔离结构的制作方法，用于解决现有技术中STI隔离结构难以进一步缩小而影响器件性能的问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体器件浅沟槽隔离结构的制作方法，至少包括以下步骤：1）提供一硅衬底，于所述硅衬底表面形成掩膜层，通过光刻工艺于所述硅衬底中形成浅沟槽；2）于所述浅沟槽中形成SiO2隔离层，其中，所述SiO2隔离层包括填充于所述浅沟槽的SiO2填充部以及超出所述硅衬底表面的SiO2凸起部；3）去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度；4）于所述SiO2凸起部两侧的硅衬底表面形成第一厚度的半导体材料层。作为本专利技术的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述掩膜层为二氧化硅层及氮化硅层组成的叠层，其厚度为30nm～200nm。进一步地，步骤3)中，先去除所述氮化硅层，然后通过腐蚀工艺去除所述二氧化硅层的同时将所述SiO2凸起部腐蚀至第一宽度。作为本专利技术的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述第一宽度为40nm～70nm。作为本专利技术的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述第一厚度为30nm～80nm。作为本专利技术的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述半导体材料层为Si层、SiGe层、In或As掺杂的Si层、或者In或As掺杂的SiGe层。进一步地，所述半导体材料层的生长温度为700℃～800℃。作为本专利技术的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，步骤4）后还包括以下步骤：5-1）将所述第一厚度的半导体材料层腐蚀至第二厚度；5-2）将所述SiO2凸起部腐蚀至第二宽度；5-3）于所述SiO2凸起部两侧进行外延，形成第三厚度的半导体材料层。作为本专利技术的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述第二厚度为10nm～30nm，第三厚度为30nm～80nm。作为本专利技术的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述第二宽度为20nm～40nm。如上所述，本专利技术提供一种半导体器件浅沟槽隔离结构的制作方法，至少包括步骤：1）提供一硅衬底，于所述硅衬底表面形成掩膜层，通过光刻工艺于所述硅衬底中形成浅沟槽；2）于所述浅沟槽中形成SiO2隔离层，其中，所述SiO2隔离层包括填充于所述浅沟槽的SiO2填充部以及超出所述硅衬底表面的SiO2凸起部；3）去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度；4）于所述SiO2凸起部两侧的硅衬底表面形成第一厚度的半导体材料层。本专利技术可以有效减小STI的宽度，并通过外延的方式有效的增加了有源区的面积，可以增大半导体器件的驱动电流，提高半导体器件的集成度。本专利技术与传统的CMOS工艺兼容，容易实现产业化。附图说明图1～图5显示为现有技术的一种浅沟槽隔离结构的制作方法各步骤所呈现的结构示意图。图6显示为本专利技术的半导体器件浅沟槽隔离结构的制作方法实施例1中的步骤流程示意图。图7显示为本专利技术的半导体器件浅沟槽隔离结构的制作方法实施例2中的步骤流程示意图。图8～图17显示为本专利技术的半导体器件浅沟槽隔离结构的制作方法各步骤所呈现的结构示意图。元件标号说明201硅衬底202二氧化硅层203氮化硅层204浅沟槽205SiO2隔离层206半导体材料层S11～S14实施例1的步骤S21～S27实施例2的步骤具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图6～图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。实施例1如图6及图8～图14所示，本实施例提供一种半导体器件浅沟槽隔离结构的制作方法，包括以下步骤：如图6及图8～图10所示，首先进行步骤1）S11，提供一硅衬底201，于所述硅衬底201表面形成掩膜层，通过光刻工艺于所述硅衬底201中形成浅沟槽204。作为示例，所述掩膜层为二氧化硅层202及氮化硅层203组成的叠层，其厚度为30nm～200nm。当然，在其它的实施例中，也可以采用其的材料作为掩膜层，如高k介质材料等。具体地，本步骤先于所述掩膜层表面形成光刻胶（未予图示），然后通过曝光形成刻蚀窗口，并对该刻蚀窗口下方的硅衬底201进行刻蚀形成浅沟槽204。在本实施例中，所述浅沟槽204的深度为50～200nm，在实际的制作过程中，本专利技术中的浅沟槽204的具体深度可以比现有技术中所要求的深度更浅。如图6及图11所示，然后进行步骤2）S12，于所述浅沟槽204中形成SiO2隔离层205，其中，所述SiO2隔离层205包括填充于所述浅沟槽204的SiO2填充部以及超出所述硅衬底201表面的SiO2凸起部。作为示例，首先采用热氧化方式于所述浅沟槽204表面形成一层SiO2层，然后采用沉积技术于所述浅沟槽204中形成SiO2隔离层205，其中，所述SiO2隔离层205包括填充于所述浅沟槽204的SiO2填充部以及超出所述硅衬底201表面的SiO2凸起部，所述SiO2凸起部的高度为30nm～200nm，宽度为50nm～200nm。如图6及图12～图13所示，接着进行步骤3）S13，去除本文档来自技高网...

【技术保护点】
一种半导体器件浅沟槽隔离结构的制作方法，其特征在于，至少包括以下步骤：1）提供一硅衬底，于所述硅衬底表面形成掩膜层，通过光刻工艺于所述硅衬底中形成浅沟槽；2）于所述浅沟槽中形成SiO2隔离层，其中，所述SiO2隔离层包括填充于所述浅沟槽的SiO2填充部以及超出所述硅衬底表面的SiO2凸起部；3）去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度；4）于所述SiO2凸起部两侧的硅衬底表面形成第一厚度的半导体材料层。

【技术特征摘要】
1.一种半导体器件浅沟槽隔离结构的制作方法，其特征在于，至少包括以下步骤：1)提供一硅衬底，于所述硅衬底表面形成掩膜层，通过光刻工艺于所述硅衬底中形成浅沟槽；2)于所述浅沟槽中形成SiO2隔离层，其中，所述SiO2隔离层包括填充于所述浅沟槽的SiO2填充部以及超出所述硅衬底表面的SiO2凸起部；3)去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度；4)于所述SiO2凸起部两侧的硅衬底表面形成第一厚度的半导体材料层；5)将所述第一厚度的半导体材料层腐蚀至第二厚度；6)将所述SiO2凸起部腐蚀至第二宽度；7)于所述SiO2凸起部两侧进行外延，形成第三厚度的半导体材料层。2.根据权利要求1所述的半导体器件浅沟槽隔离结构的制作方法，其特征在于：所述掩膜层为二氧化硅层及氮化硅层组成的叠层，其厚度为30nm～200nm。3.根据权利要求2所述的半导体器件浅沟槽隔离结构的制作方法，其特征在于...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31