适用于纳米级工艺的抗辐射SRAM芯片后端物理设计方法技术

一种适用于纳米级工艺的抗辐射SRAM芯片物理设计方法，包括：步骤1：数据准备；步骤2：布局；步骤3：标准单元放置；步骤4：时钟树综合；步骤5：绕线；步骤6：物理设计检查；步骤7：流片，步骤2中，存储器IP模块布局的原则是：将冗余的存储器IP模块采用物理交织技术手段摆放，确保同一逻辑字的不同位在物理上不相邻。步骤3中，寄存器单元放置的原则是：一组相关数据的冗余寄存器分开摆放，它们之间的距离应大于设定的值。步骤4中，时钟树综合的原则是：采用多个时钟协同工作，不同时钟具有不同的延迟，时钟之间的延迟差为固定的值。本发明专利技术的优点在于：有效解决纳米级工艺节点下SRAM芯片MBU和SET问题，实现简单，适用于纳米级节点下的多种工艺。

【技术实现步骤摘要】
适用于纳米级工艺的抗辐射SRAM芯片后端物理设计方法
本专利技术涉及一种芯片的后端物理设计方法，尤其涉及一种抗辐射芯片的后端物理设计方法。
技术介绍
随着半导体技术的发展，器件尺寸减小，芯片集成度提高，单粒子效应越来越严重。尤其是随着器件间距的持续减小，单粒子入射，可能在更多相邻的PN结发生电荷共享，从而导致SRAM芯片多个存储单元翻转(Multiple Cell Upsets,MCU)的概率增加。有文献指出，65nm的SRAM芯片的两位以上MCU比例比0.18 μ m高得多。另一方面，随着芯片时钟频率增加，数据写入或读出SRAM时，单粒子瞬态脉冲影响也越来越严重。 目前，基于商用工艺线对SRAM芯片进行抗辐射加固，主要采用的方法是抗辐射加固设计(Radiat1n hardened by design, RHBD)技术。RHBD技术关注于芯片的前端设计，通过对电路和系统架构优化设计进行抗辐射加固，具有一定的通用性。但是，面对纳米级工艺节点以下日益严重的多位翻转和SET问题，仅靠前端设计无法解决。集成电路的后端物理设计是整个集成电路设计流程的重要一环，而现有的RHBD技术没有从这些方面进行抗辐射加固的考虑。 现有的标准的芯片后端物理设计流程包括下述步骤: 步骤1:数据准备； 步骤2:布局； 步骤3:标准单元放置； 步骤4:时钟树综合； 步骤5:绕线； 步骤6:物理设计检查； 步骤7:流片。 集成电路的后端物理设计常借助EDA工具来完成，常用的工具有Cadence公司的Encounter软件和Synopsys公司的ICC软件。
技术实现思路
针对器件特征尺寸越来越小的情况下，现有的RHBD技术仅仅关注于芯片的前端设计，不能够有效抗SRAM芯片多位翻转(Multiple Bit Upsets, MBU)和SET的技术问题，本专利技术提出一种适用于纳米级工艺的抗辐射SRAM芯片物理设计方法。。 本专利技术采用以下技术方案解决上述技术问题的 本专利技术提供一种适用于纳米级工艺的抗辐射SRAM芯片物理设计方法，包括下述步骤: 步骤1:数据准备； 步骤2:布局； 步骤3:标准单元放置； 步骤4:时钟树综合； 步骤5:绕线； [0021 ] 步骤6:物理设计检查； 步骤7:流片。 其中在步骤2中，存储器IP模块布局的原则是:将冗余的存储器IP模块采用物理交织技术手段摆放，确保同一逻辑字的不同位在物理上不相邻，当一次单粒子翻转事件发生时，大量物理上相邻的存储单元数据被打翻，即MCU仍会发生，但是，由于冗余数据存储在不同的存储器IP模块上，物理间隔大，逻辑上相邻的冗余数据同时被打翻的概率大大降低，即降低了逻辑上相关多位数据翻转(MBU)概率。 其中在所述步骤3中，寄存器单元放置的原则是:一组相关数据的冗余寄存器分开摆放，它们之间的距离应大于设定的值，确保单个粒子同时击中一组相关寄存器的概率降低。因为芯片设计中不可避免的要使用大量寄存器，而这些寄存器也很容易受到单粒子翻转的影响，因此，在放置寄存器单元时，要尽量将一组相关数据的冗余寄存器分开摆放，摆放的距离越远，一组相关数据同时被打翻的概率越低。但是，另一方面，如果冗余寄存器距离太远，不一定能满足时序要求。65nm工艺下,单个37MeV/ (mg/cm2)的粒子打翻3?4位的事件占单粒子翻转事件的90%左右，而Ibit SRAM单元面积约为0.52 μ m2。因此，只要保证冗余寄存器之间纵向和横向的距离超过4bit SRAM单元的宽度，就可以保证65nm工艺下，90%左右的冗余寄存器不会被一次粒子事件同时打翻。值得注意的是，冗余寄存器之间的距离要根据工艺节点不同和抗辐射能力的要求而进行调整，这样既可满足抗辐射的要求，又能满足时序要求。 除了 MBU的问题，数据在传输并存储到时序模块时，会经过一系列组合逻辑电路，当时钟频率较高的时候，SET产生的干扰会使数据在存入时序模块时的结果发生错误。在所述步骤4中，时钟树综合的原则是:采用多个时钟域协同工作，不同时钟域之间有一定延迟，延迟的大小为设定的值。这样带来的好处在于当数据写入时，由于相关数组分时到达，瞬时的高能粒子辐射只能击中部分数组，而不会影响所有数组，与冗余判决电路相结合依然能够得到正确的数组。 本专利技术的优点在于: (I)在布局阶段，采用交织技术手段，将冗余的存储器IP模块分开摆放，保证一组相关的冗余数据，存储在不相邻的存储器IP模块中，减小了同一时刻同一组相关数据发生错误概率。 (2)将一组相关数据的冗余寄存器分开摆放，它们之间的距离大于设定的值，确保单个粒子同时击中一组相关寄存器的概率降低。 (3)在时钟树综合阶段，使一组相关数据存入或者读出存储器单元或者寄存器单元的时钟出现在不同时刻，提高了 SRAM芯片的抗SET能力。 (4)通过以上物理设计手段能有效解决纳米级工艺节点下SRAM芯片MBU和SET问题，实现简单，适用于纳米级节点下的多种工艺。 【附图说明】 图1是本专利技术提出的物理设计方法流程； 图2是单粒子效应引起的多位翻转效果图； 图3是本专利技术的存储器IP模块的摆放位置图； 图4是三模时间冗余抗SET示意图； 图5是本专利技术的时钟树设计图。 【具体实施方式】 下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本申请的一个实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。 本专利技术以一块容量为IM比特的抗辐射SRAM芯片的物理设计为实施例，其流程如图1所示。 相比较于标准的芯片物理设计流程，本专利技术提出的物理设计方法的创新之处在于在布局步骤的存储器IP交织布局、存储器IP交织检查，在单元放置步骤的冗余寄存器间隔放置、冗余寄存器间隔检查，以及在时钟树综合步骤的多时钟之间实现延迟和多时钟之间延迟检查。 该抗辐射SRAM芯片中含有36块地址宽度为14、数据宽度为16 bit的存储器IP。在纳米级工艺节点以下，由于单个器件的尺寸越来越下，因此在此条件下，可以容许在芯片前端设计阶段有更大的余量进行N模冗余设计(N为奇数)。此实施例中，36个存储器IP组成4个存储区块(Block)，每个存储区块的存储器IP以九模冗余的方式实现数据的写入和读出。冗余设计在前端设计中很常见，具体细节本专利中就不再赘述。 高能粒子轰击娃衬底时，其轨迹是一条直线。45nm工艺条件下,一个37MeV/(mg/cm2)的粒子在I μ m的入射轨迹上淀积的电荷数约为370fC。而在相同的工艺节点下，SRAM存储单元单个比特的面积约为0.4 μ m2，临界电荷为IfC以下，因此，一个粒子就可以打翻物理上相邻的十多位数据。单粒子效应引起的多位翻转效果如图2所示。如果只采取冗余的设计方法，而在物理设计时不采取额外的措施，例如，将一个16位的逻辑字，复制成9份，按顺序依次存储在SRAM模块中地址O到地址8中。假设一个高能粒子将地址2到地址6存储的第9位均打翻，即使是九模冗余的表决电路也无法纠正这个逻辑字的错误。 在布局本文档来自技高网...

【技术保护点】
一种适用于纳米级工艺的抗辐射SRAM芯片物理设计方法，包括下述步骤：步骤1：数据准备；步骤2：布局；步骤3：标准单元放置；步骤4：时钟树综合；步骤5：绕线；步骤6：物理设计检查；步骤7：流片；其特征在于：所述步骤2中，存储器IP模块布局的原则是：将冗余的存储器IP模块采用物理交织技术手段摆放，确保同一逻辑字的不同位在物理上不相邻。

【技术特征摘要】
1.一种适用于纳米级工艺的抗辐射SRAM芯片物理设计方法，包括下述步骤: 步骤1:数据准备； 步骤2:布局； 步骤3:标准单元放置； 步骤4:时钟树综合； 步骤5:绕线； 步骤6:物理设计检查； 步骤7:流片； 其特征在于:所述步骤2中，存储器IP模块布局的原则是:将冗余的存储器IP模块采用物理交织技术手段摆放，确保同一逻辑字的不同位在物理上不相邻。2.如权利要求1所述的一种适用于纳米级工艺的抗辐射SRAM芯片物理设计方法，其特征在于:所述步骤3中，寄存器单元放置...

【专利技术属性】
技术研发人员：王秋实，金林，李寅寅，孟少鹏，刘冠男，
申请(专利权)人：中国电子科技集团公司第三十八研究所，
类型：发明
国别省市：安徽;34