能在多个CPU中同时执行多个任务。在多个CPU上连接有任务控制电路，各CPU执行系统调用命令时，向任务控制电路发送系统调用信号。接到来自CPU0的系统调用信号时，任务控制电路(200)参照处理器管理寄存器，确定CPU0的RUN-任务，接着选择作为执行对象的READY-任务，替换RUN-任务的处理数据与READY-任务的处理数据，以更新处理器管理信息。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】能在多个CPU中同时执行多个任务。在多个CPU上连接有任务控制电路，各CPU执行系统调用命令时，向任务控制电路发送系统调用信号。接到来自CPU0的系统调用信号时，任务控制电路(200)参照处理器管理寄存器，确定CPU0的RUN-任务，接着选择作为执行对象的READY-任务，替换RUN-任务的处理数据与READY-任务的处理数据，以更新处理器管理信息。【专利说明】 任务处理装置
本专利技术涉及一种OS (Operating System,操作系统)的功能,尤其是涉及一种对应于多处理器的0S。
技术介绍
不仅是用于如个人计算机等通用设备的0S，就连如用于移动电话等的专用设备的0S中也逐渐需要高级功能。特别是能够用一个中央处理器(CPU)执行多个任务的OS (以下也将这种类型的0S称作“多任务0S”)正被配置在很多的电子设备中。 多任务0S将CPU的处理时间分割为单位时间(时间段)，并为多个任务顺序分配时间段。每个任务只有当从0S获得时间段时才能够使用CPU。在一个时间段中执行一个任务。由于对于用户而言时间段是非常短的时间，因此多个任务看似是同时执行的。根据这种处理方法，通过在任务A呈等待输入的状态因而暂时不需要用到CPU的处理能力时，通过将执行权交给其它任务B，能够有效利用CPU的处理能力。这里所说的执行权等同于CPU的使用权。 多任务0S进行的执行权切换被称作“任务转换”。任务转换是在时间段已经届满或任务执行了规定命令时发生。当到达任务转换的执行时刻时，多任务0S将执行中的任务的上下文信息保存到TCB (Task Control Block:任务控制块)中。上下文信息是指任务执行时存储在CPU的寄存器中的数据或与任务执行状态有关的数据。TCB是指用于存储任务固有的信息而在存储器中预留的区域。多任务0S将执行中的任务的上下文信息保存到TCB中后，选择下一个分配执行权的任务，从TCB中读出上下文信息，并将该信息加载到CPU寄存器中。由此，各任务以时间段为单位逐步执行自身的处理。 多任务0S具有能够高效地执行多个任务的优点，但是也具有新产生与上下文信息的保存/加载相对应的耗时的缺点。通常多任务0S的优点远远大于伴随任务转换的耗时。 近年来，以嵌入式系统(Embedded System)为中心，正在普及严格要求在规定时间内结束处理的实时0S (以下称作“RT0S (Real-Time Operating System)”)。在这种时间要求严格的RT0S中，存在任务转换时的耗时大大影响系统整体性能的情况。 本专利技术人开发出一种利用硬件逻辑来实现任务转换的任务控制装置(参照专利文献4、5)。另外，本专利技术人还成功实现了利用硬件逻辑来实现队列的管理与中断处理(参照专利文献6、7)。根据这些专利技术组，大大减少了伴随任务转换的耗时。 :日本特开平11-234302号公报 :日本特开平11-272480号公报 :日本特开2001-75820号公报 :日本特许4119945号公报 :日本特许4127848号公报 :日本特许4088335号公报 :日本特开2010-049700号公报 森久直，坂卷佳寿美，重松宏志，“用于嵌入式控制系统的实时操作系统(OS)的硬件实现“組込办制御'> 7 f A向汁'J 夕4 Λ OS CO /、一卜''々工7*化(Hardware implementat1n of a read-time operating system for embedded controlsystem) ”)，东京都立产业技术研究所研究报告，日本，2005年8月4日(收稿)，8，第55-58页。
技术实现思路
本专利技术要解决的技术问题 但是，即使是多任务OS，只要CPU的数量为单个，也只是模拟同时执行多个任务。下面，将由单个CPU动作的系统称为“SP系统(Single-Proccessor System:单核处理系统)”，将对应于SP系统的RTOS称为“SPRT0S”。 另外，正在推广真正通过多个CPU同时执行多个任务的方法。下面，将使多个CPU同时动作的系统称为“MP系统(Mult1-Processors System:多核处理系统)”。另外，将对应于MP系统的RTOS称为“MPRT0S”。 在MP系统中，需要有多个CPU安全地共有数据的排他控制。根据请求，由于伴随排他控制的耗时(执行成本)变得过大，因此，处理能力没有提高至所期待的程度，甚至处理能力降至SP系统以下。本专利技术人考虑到如果也能将上述的任务控制电路的设计思想应用于MP系统，是否也能降低伴随排他控制的耗时。 本专利技术是根据本专利技术人的上述着眼点而完成的，其目的在于提供一种用于更高效地在MP系统中执行和控制任务的技术，尤其是提供一种能降低伴随排他控制的耗时的技术。 为解决技术问题的方法 本专利技术的一个方面涉及一种任务处理装置。 该任务处理装置与多个处理器连接，统一管理多个处理器执行的多个任务的执行状态。处理器在执行系统调用命令时，向任务控制电路发送系统调用信号。 任务控制电路在从某个处理器A接收到系统调用信号时，通过参照处理器A的处理器ID与注册有该处理器A执行中的任务的任务ID的处理器管理信息，确定处理器A执行中的任务Tl，在READY (预备)状态下主动地从待机中的任务选择作为下一个执行对象的任务T2，使任务Tl的处理数据从处理器A的处理寄存器保存至规定的存储区域，使任务T2的处理数据加载至处理器A的处理寄存器而更新处理器管理信息，由此来执行处理器A的任务转换。 采用本实施方式，将与作为任务执行主体的CPU等处理器不同硬件的任务控制电路作为MPRTOS来发挥功能。任务处理装置不是根据来自处理器或软件的指示来选择任务，而是通过自身内置的硬件逻辑来主动地选择任务。由于在处理器管理信息中注册有各处理器的任务的执行情况，因此任务控制电路能实时地监视各处理器的状态。 此外，以上结构要素的任意组合以及通过方法、系统来表现本专利技术的实现方式，也可以作为本专利技术的有效方式 专利技术效果 采用本专利技术，能实现更高效地在MP系统中执行和控制任务。 【专利附图】【附图说明】 图1是任务的状态转移图。 图2是普通RTOS的概念图。 图3是执行软件RTOS的普通CPU的电路图。 图4是本专利技术实施方式中的RTOS的概念图。 图5是基本实施方式中的任务处理装置的电路图。 图6是图5的CPU的电路图。 图7是表示执行控制电路152使CPU时钟停止的构造的电路图。 图8(a)是表示中断请求信号发生时各种信号之间的关系的时序图。 图8 (b)是表不执行系统调用时各种彳目号之间的关系的时序图。 图9是用于说明流水线(pipeline)处理中CPU时钟停止时刻的示意图。 图10是表示状态存储单元和任务切换电路之间的关系的电路图。 图11是表示普通RTOS进行RUN-任务选择时所采用的任务就绪表的图。 图12是执行选择电路的电路图。 图13是表示普通RTOS进行信号量处理时所采用的等待信号量表(waitsemaphore list)的图。 图14是信号量选择电路的电路图。 图15是本文档来自技高网...
【技术保护点】
一种任务处理装置，其特征在于，具有任务控制电路，其管理多个处理器执行的多个任务的执行状态，所述处理器在执行系统调用命令时，向所述任务控制电路发送系统调用信号，所述任务控制电路接收到来自第一处理器的第一系统调用信号时，通过参照处理器的处理器ID与注册有该处理器正在执行中的任务的任务ID的处理器管理信息，确定所述第一处理器正在执行中的第一任务，主动选择作为下一个执行对象的第二任务，将所述第一任务的处理数据从所述第一处理器的处理寄存器保存至规定的存储区域，将所述第二任务的处理数据加载至所述第一处理器的所述处理寄存器以更新所述处理器管理信息，由此来执行所述第一处理器的任务转换。
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：丸山修孝，
申请(专利权)人：科尼龙硅公司，
类型：发明
国别省市：日本;JP
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