多电压域的输入/输出缓冲器制造技术

本申请公开了一种多电压域的输入/输出缓冲器，包括电源电压检测电路，预驱动级，以低耐压值的MOS作为基本器件的低电压应用驱动级，以高耐压值的MOS作为基本器件的高电压应用驱动级，以及以高耐压值的MOS作为基本器件的防过压电路；通过在检测到输入/输出缓冲器工作于高电压域时，关闭低压应用驱动级、启动高电压应用驱动级，在检测到输入/输出缓冲器工作于低电压域时，启动低压应用驱动级、关闭高电压应用驱动级，从而在不增加输入/输出缓冲器的面积和ESD保护电路设计难度、并改善输入/输出缓冲器的性能的前提下，实现了输入/输出缓冲器的多电压域设计。

【技术实现步骤摘要】
多电压域的输入/输出缓冲器
本专利技术涉及电子信息
，更具体地说，涉及多电压域的输入/输出缓冲器。
技术介绍
当使用MOS作为输入/输出缓冲器的基本器件时，若所述输入/输出缓冲器的工作电压与所述MOS的耐压值不一致，则会存在下述问题：其一，低耐压值的MOS在高压情况下应用时会发生过压击穿。虽然将多个低耐压值的MOS进行叠加后可增强其抗压能力，但势必会造成所述输入/输出缓冲器面积过大，同时会使所述输入/输出缓冲器中的ESD(Electro-Staticdischarge，静电泄放)设计过于复杂；其二，MOS的耐压值越高，阈值电压就越高，而阈值电压越高的MOS在低压情况下应用时，其过驱动电压随PVT(process-voltage-temperature，工艺-电压-温度)变化而产生的变化范围就越大，容易超出允许的变化范围而直接影响到所述输入/输出缓冲器的性能。因此，如何在避免上述负面影响的前提下，实现输入/输出缓冲器的多电压域设计(即能够兼容多种工作电压的设计)，成为本领域技术人员亟待解决的问题。
技术实现思路
有鉴于此，本专利技术提供一种多电压域的输入/输出缓冲器，以在不增加输入/输出缓冲器的面积和ESD保护电路设计难度、并改善所述输入/输出缓冲器的性能的前提下，实现所述输入/输出缓冲器的多电压域设计。一种多电压域的输入/输出缓冲器，包括电源电压检测电路，预驱动级，具有第一MOS和第二MOS的低电压应用驱动级，具有第三MOS和第四MOS的高电压应用驱动级，以及具有第五MOS、第六MOS、第七MOS和第八MOS的防过压电路，其中：所述电源电压检测电路具有与输入/输出缓冲器的工作电源相连的输入引脚，以及与所述预驱动级相连的第一输出引脚和第二输出引脚，用于在检测到所述工作电源为高电压域时，控制所述第一输出引脚输出低电平、第二输出引脚输出高电平，以及在检测到所述工作电源为低电压域时，控制所述第一输出引脚输出高电平、第二输出引脚输出低电平；所述预驱动级具有第一输出引脚、第二输出引脚、第三输出引脚和第四输出引脚，用于在检测到所述电源电压检测电路的第一输出引脚为高电平、第二输出引脚为低电平时，控制所述预驱动级的第三输出引脚输出高电平、第四输出引脚输出低电平，以及在检测到所述电源电压检测电路的第一输出引脚为低电平、第二输出引脚为高电平时，控制所述预驱动级的第一输出引脚输出高电平、第二输出引脚输出低电平；对于所述第一MOS，其栅极接所述预驱动级的第一输出引脚，其漏极接所述第二MOS的漏极；对于所述第二MOS，其栅极接所述预驱动级的第二输出引脚，其源极接地；对于所述第三MOS，其栅极接所述预驱动级的第三输出引脚，其源极接所述输入/输出缓冲器的工作电源，其漏极接所述第四MOS的漏极；对于所述第四MOS，其栅极接所述预驱动级的第四输出引脚，其源极接地；对于所述第五MOS，其栅极接所述电源电压检测电路的第一输出引脚，其漏极接输入/输出缓冲器的工作电源，其源极分别接所述第一MOS的源极和所述第七MOS的漏极；对于所述第六MOS，其栅极接所述电源电压检测电路的第一输出引脚，其漏极接所述第三MOS的漏极，其源极接所述第二MOS的漏极；对于所述第七MOS，其栅极接所述电源电压检测电路的第二输出引脚，其源极接地；对于所述第八MOS，其栅极接所述电源电压检测电路的第二输出引脚，其漏极接所述第二MOS的漏极，其源极接地；其中，所述第一MOS为低耐压值的PMOS，所述第二MOS为低耐压值的NMOS，所述第三MOS为高耐压值的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为高耐压值的NMOS。其中，所述第一MOS为耐压值等于1.2V的PMOS，所述第二MOS为耐压值等于1.2V的NMOS，所述第三MOS为耐压值等于3.3V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于3.3V的NMOS。其中，所述第一MOS为耐压值等于1.2V的PMOS，所述第二MOS为耐压值等于1.2V的NMOS，所述第三MOS为耐压值等于2.5V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于2.5V的NMOS。其中，所述第一MOS为耐压值等于1.2V的PMOS，所述第二MOS为耐压值等于1.2V的NMOS，所述第三MOS为耐压值等于1.8V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于1.8V的NMOS。其中，所述第一MOS为耐压值等于1.8V的PMOS，所述第二MOS为耐压值等于1.8V的NMOS，所述第三MOS为耐压值等于3.3V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于3.3V的NMOS。其中，所述第一MOS为耐压值等于1.8V的PMOS，所述第二MOS为耐压值等于1.8V的NMOS，所述第三MOS为耐压值等于2.5V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于2.5V的NMOS。其中，所述第一MOS为耐压值等于2.5V的PMOS，所述第二MOS为耐压值等于2.5V的NMOS，所述第三MOS为耐压值等于3.3V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于3.3V的NMOS。从上述的技术方案可以看出，本专利技术通过在检测到输入/输出缓冲器工作于高电压域时，关闭以低耐压值的MOS作为基本器件的低压应用驱动级、启动以高耐压值的MOS作为基本器件的高电压应用驱动级；在检测到输入/输出缓冲器工作于低电压域时，启动所述低压应用驱动级、关闭所述高电压应用驱动级；从而，降低了高耐压值的MOS在低压应用时受PVT变化的影响，改善了输入/输出缓冲器的性能；同时，避免了低耐压值的MOS在高压应用时发生过压击穿，且由于无需再使用多个低耐压值的MOS进行叠加抗压，因此不会增加输入/输出缓冲器的面积和ESD保护电路设计难度。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例公开的多电压域的输入/输出缓冲器结构示意图。具体实施方式为了引用和清楚起见，下文中使用的技术名词、简写或缩写总结如下：MOS：MetalOxideSemiconductorFET，金属氧化物半导体场效应晶体管；PMOS：P-MetalOxideSemiconductorFET，P沟道金属氧化物半导体场效应晶体管；NMOS：N-MetalOxideSemiconductorFET，N沟道金属氧化物半导体场效应晶体管；ESD：Electro-Staticdischarge，静电泄放；SSN：SimultaneousSwitchNoise，同步开关噪声。下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本文档来自技高网...

【技术保护点】
一种多电压域的输入/输出缓冲器，其特征在于，包括电源电压检测电路，预驱动级，具有第一MOS和第二MOS的低电压应用驱动级，具有第三MOS和第四MOS的高电压应用驱动级，以及具有第五MOS、第六MOS、第七MOS和第八MOS的防过压电路，其中：所述电源电压检测电路具有与输入/输出缓冲器的工作电源相连的输入引脚，以及与所述预驱动级相连的第一输出引脚和第二输出引脚，用于在检测到所述工作电源为高电压域时，控制所述第一输出引脚输出低电平、第二输出引脚输出高电平，以及在检测到所述工作电源为低电压域时，控制所述第一输出引脚输出高电平、第二输出引脚输出低电平；所述预驱动级具有第一输出引脚、第二输出引脚、第三输出引脚和第四输出引脚，用于在检测到所述电源电压检测电路的第一输出引脚为高电平、第二输出引脚为低电平时，控制所述预驱动级的第三输出引脚输出高电平、第四输出引脚输出低电平，以及在检测到所述电源电压检测电路的第一输出引脚为低电平、第二输出引脚为高电平时，控制所述预驱动级的第一输出引脚输出高电平、第二输出引脚输出低电平；对于所述第一MOS，其栅极接所述预驱动级的第一输出引脚，其漏极接所述第二MOS的漏极；对于所述第二MOS，其栅极接所述预驱动级的第二输出引脚，其源极接地；对于所述第三MOS，其栅极接所述预驱动级的第三输出引脚，其源极接所述输入/输出缓冲器的工作电源，其漏极接所述第四MOS的漏极；对于所述第四MOS，其栅极接所述预驱动级的第四输出引脚，其源极接地；对于所述第五MOS，其栅极接所述电源电压检测电路的第一输出引脚，其漏极接输入/输出缓冲器的工作电源，其源极分别接所述第一MOS的源极和所述第七MOS的漏极；对于所述第六MOS，其栅极接所述电源电压检测电路的第一输出引脚，其漏极接所述第三MOS的漏极，其源极接所述第二MOS的漏极；对于所述第七MOS，其栅极接所述电源电压检测电路的第二输出引脚，其源极接地；对于所述第八MOS，其栅极接所述电源电压检测电路的第二输出引脚，其漏极接所述第二MOS的漏极，其源极接地；其中，所述第一MOS为低耐压值的PMOS，所述第二MOS为低耐压值的NMOS，所述第三MOS为高耐压值的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为高耐压值的NMOS。...

【技术特征摘要】
1.一种多电压域的输入/输出缓冲器，其特征在于，包括电源电压检测电路，预驱动级，具有第一MOS和第二MOS的低电压应用驱动级，具有第三MOS和第四MOS的高电压应用驱动级，以及具有第五MOS、第六MOS、第七MOS和第八MOS的防过压电路，其中：所述电源电压检测电路具有与输入/输出缓冲器的工作电源相连的输入引脚，以及与所述预驱动级相连的第一输出引脚和第二输出引脚，用于在检测到所述工作电源为高电压域时，控制所述第一输出引脚输出低电平、第二输出引脚输出高电平，以及在检测到所述工作电源为低电压域时，控制所述第一输出引脚输出高电平、第二输出引脚输出低电平；所述预驱动级具有第一输出引脚、第二输出引脚、第三输出引脚和第四输出引脚，用于在检测到所述电源电压检测电路的第一输出引脚为高电平、第二输出引脚为低电平时，控制所述预驱动级的第三输出引脚输出高电平、第四输出引脚输出低电平，以及在检测到所述电源电压检测电路的第一输出引脚为低电平、第二输出引脚为高电平时，控制所述预驱动级的第一输出引脚输出高电平、第二输出引脚输出低电平；对于所述第一MOS，其栅极接所述预驱动级的第一输出引脚，其漏极接所述第二MOS的漏极；对于所述第二MOS，其栅极接所述预驱动级的第二输出引脚，其源极接地；对于所述第三MOS，其栅极接所述预驱动级的第三输出引脚，其源极接所述输入/输出缓冲器的工作电源，其漏极接所述第四MOS的漏极；对于所述第四MOS，其栅极接所述预驱动级的第四输出引脚，其源极接地；对于所述第五MOS，其栅极接所述电源电压检测电路的第一输出引脚，其漏极接输入/输出缓冲器的工作电源，其源极分别接所述第一MOS的源极和所述第七MOS的漏极；对于所述第六MOS，其栅极接所述电源电压检测电路的第一输出引脚，其漏极接所述第三MOS的漏极，其源极接所述第二MOS的漏极；对于所述第七MOS，其栅极接所述电源电压检测电路的第二输出引脚，其源极接地；对于所述第八MOS，其栅极接所述电源电压检测电路的第二输出引脚，其漏极接所述第二MOS的漏极，其源极接地；其中，所述第一MOS为低耐压值的PMOS，所述第二MOS为低耐压值的NMOS，所述第三MOS为高耐压值的PMOS，所述第四MOS、第五MOS、第六MOS、第七M...

【专利技术属性】
技术研发人员：陈臣，
申请(专利权)人：深圳芯邦科技股份有限公司，
类型：发明
国别省市：广东;44