基于边沿相加的时钟延迟调节电路及其集成芯片制造技术

本发明专利技术提供一种基于边沿相加的时钟延迟调节电路及其集成芯片，其中，时钟延迟调节电路包括时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成与延迟时钟信号个数相同的权重信号并予以输出；边沿相加单元，用于接收延迟时钟信号和权重信号，并依据权重信号将延迟时钟信号做加权求和处理后予以输出，以得到具有与延迟时钟信号个数相同的连续时钟上升沿/连续时钟下降沿的新时钟信号；另外，还可将时钟延迟调节电路做成一种集成芯片。本发明专利技术很好地解决了现有时钟延迟调节电路调节精确低而无法满足高精确分时采样要求的问题。

【技术实现步骤摘要】
基于边沿相加的时钟延迟调节电路及其集成芯片
本专利技术涉及一种集成电路领域，特别是涉及一种时钟延迟的调节电路。
技术介绍
在分时采样ADC中，需要精确控制采样发生时刻。其中，采样电路由采样时钟来控制，通过调节采样时钟发生时间可以来控制采样发生时刻，而采样时钟发生时间可以通过调节采样时钟传输路径延迟来实现。在现有的采样发生时刻控制技术中，主要是通过采用基于延迟单元选择方法的时钟延迟调节电路来实现对采样发生时刻的控制。例如，参见图1，示出了一种基于延迟单元选择的时钟延迟调节电路，包括多个依次串联连接的延迟单元和一个选择电路，所述多个延迟单元的输出端分别连接至所述选择电路。其时钟延迟调节原理为：输入时钟信号Kin依次经过多个延迟单元后得到多个延迟不同的时钟信号K1、K2、K3、K4，它们相对于原输入时钟信号Kin依次增加一个延迟单元延迟，之后所述时钟K1、K2、K3、K4被送入所述选择电路，根据数字码S0和S1的不同取值选择其中一个延迟时钟信号予以输出Kout。由上述可知，现有的基于延迟单元选择的时钟延迟调节电路调节精度为一个延迟单元延迟时间。就目前的半导体工艺来说，延迟单元的延迟时间只能达到10-12秒的量级，远远不能满足高速、高精确分时采样ADC对于精确时钟延迟调节的要求。所以，如何进一步提高时钟传输路径延迟的精度以满足分时采样ADC的要求就成了本
亟待解决的问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种基于边沿相加的时钟延迟调节电路，用于解决现有时钟传输路径延迟调节的精确度不高而难以满足高速、高精确分时采样ADC技术要求的问题。为实现上述目的及其它相关目的，本专利技术提供以下技术方案：一种基于边沿相加的时钟延迟调节电路，包括：时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成与所述延迟时钟信号个数相同的权重信号并予以输出；边沿相加单元，用于接收所述延迟时钟信号和所述权重信号，并依据所述权重信号将所述延迟时钟信号做加权求和处理后予以输出，以得到具有与所述延迟时钟信号个数相同的连续时钟上升沿/与所述延迟时钟信号个数相同的连续时钟下降沿的新时钟信号。优选地，在上述基于边沿相加的时钟延迟调节电路中，所述三个权重信号中的其中一权重信号为其它所有权重信号的平均值。优选地，在上述基于边沿相加的时钟延迟调节电路中，所述三个延迟时钟信号包括第一延迟时钟信号、第二延迟时钟信号及第三延迟时钟信号。作为上述优选方案的进一步优化，所述三个权重信号依次为第一权重信号、第三权重信号及第二权重信号，且所述第二权重信号为第一权重信号和第三权重信号的平均值。优选地，在上述基于边沿相加的时钟延迟调节电路中，所述时钟延迟单元包括四个具有相同结构的延迟电路，分别为第一延迟电路、第二延迟电路、第三延迟电路及第四延迟电路，所述第一延迟电路的输入端用于接收所述时钟信号，且所述第一延迟电路的输出端输出所述第一延迟时钟信号并连接所述第二延迟电路的输入端，所述第二延迟电路的输出端输出所述第二延迟时钟信号并连接所述第三延迟电路的输入端，所述第三延迟电路的输出端输出所述第三延迟时钟信号并连接所述第四延迟电路的输入端，所述第四延迟电路的输出端悬空。作为上述优选方案的进一步优化，所述权系数单元包括：数模转换器，用于将自权系数单元输入端输入的数字码转换成一对差分模拟信号并予以输出；放大器，用于接收所述差分模拟信号并予以放大后输出；驱动电路，用于接收经所述放大器放大后的差分模拟信号并将其分成三个权重信号并予以输出。作为上述优选方案的更进一步优化，所述驱动电路包括所述驱动电路包括第一射极跟随器、第二射极跟随器、以及第一电阻和第二电阻，其中，所述第一电阻和第二电阻的阻值相等，并且：所述第一射极跟随器由第三电阻、第一三极管及第一直流电流源和源电压构成，其中，所述第一三极管的基极为所述驱动电路的输入端，所述第一三极管的发射极连接所述第一直流电流源的一端，所述第一直流电流源的另一端连接源电压的负极，所述第一三极管的集电极连接第三电阻的一端，所述第三电阻的另一端连接源电压的正极；所述第二射极跟随器由第四电阻、第二三极管及第二直流电流源和源电压构成，其中，所述第二三极管的基极为所述驱动电路的输入端，所述第二三极管的发射极连接所述第二直流电流源的一端，所述第二直流电流源的另一端连接源电压的负极，所述第二三极管的集电极连接第四电阻的一端，所述第四电阻的另一端连接源电压的正极；所述第一电阻的一端连接所述第一三极管的发射极，所述第一电阻的另一端连接所述第二电阻的一端，所述第二电阻的另一端连接所述第二三极管的发射极，所述第一三极管和第二三极管的基极用于接收所述经所述放大器放大后的差分模拟信号，所述第一三极管和第二三极管的发射极、及所述第一电阻和第二电阻之间用于输出所述权重信号。作为上述优选方案的再进一步优化，所述边沿相加单元由第五电阻和第六电阻、第三直流电流源、源电压、以及与所述延迟时钟信号个数相同的差分对电路构成，所述差分对电路包括第一差分对电路、第二差分对电路、第三差分对电路，并且：所述第一差分对电路由第三三极管、第四三极管、及第九三极管构成，所述第三三极管和所述第四三极管的基极作为第一差分对电路的第一输入端，所述第三三极管和所述第四三极管的集电极作为所述第一差分对电路的输出端，所述第三三极管和所述第四三极管的发射极共同连接到所述第九三极管的集电极，所述第九三极管的基极作为所述第一差分对电路的第二输入端；所述第二差分对电路由第五三极管、第六三极管、及第十三极管构成，所述第五三极管和所述第六三极管的基极作为第二差分对电路的第一输入端，所述第五三极管和所述第六三极管的集电极作为所述第二差分对电路的输出端，所述第五三极管和所述第六三极管的发射极共同连接到所述第十三极管的集电极，所述第十三极管的基极作为所述第二差分对电路的第二输入端；所述第三差分对电路由第七三极管、第八三极管、及第十一三极管构成，所述第七三极管和所述第八三极管的基极作为所述第三差分对电路的第一输入端，所述第七三极管和所述第八三极管的集电极作为所述第三差分对电路的输出端，所述第七三极管和所述第八三极管的发射极共同连接到所述第十一三极管的集电极，所述第十一三极管的基极作为所述第三差分对电路的第二输入端；所述第九三极管、所述第十三极管及所述第十一三极管的发射极分别共同连接至所述第三直流电流源的一端，所述第三直流电流源的另一端连接至所述源电压的负极；所述第五电阻的一端共同连接至所述第三三极管、第五三极管及第七三极管的集电极，所述第五电阻的另一端连接至所述源电压的正极，所述第六电阻的一端共同连接至所述第四三极管、第六三极管及第八三极管的集电极，所述第六电阻的另一端分别连接至所述源电压的正极。优选地，在上述基于边沿相加的时钟延迟调节电路中，所述时钟单元为一差分信号。如上所述，本专利技术具有以下有益效果：通过把时钟信号的进行等间隔延得到多个延迟时钟信号，并利用数字码生成与所述多个延迟时钟信号数量相同的权重信号，从而将所述多个延迟时钟信号根据所述权重信号进行加权求和，以得到与时钟信号幅度相同的但具有多段连续本文档来自技高网...

【技术保护点】
一种基于边沿相加的时钟延迟调节电路，其特征在于，包括：时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成与所述延迟时钟信号个数相同的权重信号并予以输出；边沿相加单元，用于接收所述延迟时钟信号和所述权重信号，并依据所述权重信号将所述延迟时钟信号做加权求和处理后予以输出，以得到具有与所述延迟时钟信号个数相同的连续时钟上升沿/与所述延迟时钟信号个数相同的连续时钟下降沿的新时钟信号。

【技术特征摘要】
1.一种基于边沿相加的时钟延迟调节电路，其特征在于，包括：时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成与所述延迟时钟信号个数相同的权重信号并予以输出，其中，所述权重信号中的其中一权重信号为其它所有权重信号的平均值；边沿相加单元，用于接收所述延迟时钟信号和所述权重信号，并依据所述权重信号将所述延迟时钟信号做加权求和处理后予以输出，以得到具有与所述延迟时钟信号个数相同的连续时钟上升沿/与所述延迟时钟信号个数相同的连续时钟下降沿的新时钟信号。2.根据权利要求1所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述三个延迟时钟信号包括第一延迟时钟信号、第二延迟时钟信号及第三延迟时钟信号。3.根据权利要求2所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述时钟延迟单元包括四个具有相同结构的延迟电路，分别为第一延迟电路、第二延迟电路、第三延迟电路及第四延迟电路，所述第一延迟电路的输入端用于接收所述时钟信号，且所述第一延迟电路的输出端输出所述第一延迟时钟信号并连接所述第二延迟电路的输入端，所述第二延迟电路的输出端输出所述第二延迟时钟信号并连接所述第三延迟电路的输入端，所述第三延迟电路的输出端输出所述第三延迟时钟信号并连接所述第四延迟电路的输入端，所述第四延迟电路的输出端悬空。4.根据权利要求3所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述第一延迟电路、第二延迟电路、第三延迟电路及第四延迟电路分别为一差分电路，且输入所述第一延迟电路的时钟信号为一对差分信号。5.根据权利要求1或2所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述权系数单元包括：数模转换器，用于将自所述权系数单元的输入端接收的数字码转换成一对差分模拟信号并予以输出；放大器，用于接收所述差分模拟信号并予以放大后输出；驱动电路，用于接收经所述放大器放大后的差分模拟信号并将其分成与所述延迟时钟信号个数相同的权重信号并予以输出。6.根据权利要求5所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述驱动电路包括第一射极跟随器、第二射极跟随器、第一电阻及第二电阻，其中，所述第一电阻和第二电阻的阻值相同，并且：所述第一射极跟随器由第三电阻、第一三极管、及第一直流电流源和源电压构成，其中，所述第一三极管的基极为所述驱动电路的输入端，所述第一三极管的发射极连接所述第一直流电流源的一端，所述第一直流电流源的另一端连接源电压的负极，所述第一三极管的集电极连接第三电阻的一端，所述第三电阻的另一端连接源电压的正极；所述第二射极跟随器由第四电阻、第二三极管、及第二直流电流源和源电压构成，其中，所述第二三极管的基极为所述驱动电路的输入端，所述第二三极管的发射极连接所述第二直流电流源的一端...

【专利技术属性】
技术研发人员：胡蓉彬，朱璨，王永禄，张正平，张磊，高煜寒，叶荣科，陈光炳，王育新，付东兵，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆;85