半导体器件的制备方法技术

本发明专利技术提出了一种半导体器件的制备方法，在半导体衬底内形成非晶化区，然后将半导体器件中的源漏区形成在非晶化区内，非晶化区能够抑制源漏区末端缺陷的生成，从而能够很好的降低半导体器件源漏区和半导体衬底之间的漏电；此外，在去除虚拟栅结构之后，在沟道区内形成短沟道抑制区，能够抑制半导体器件的短沟道效应，满足器件特征尺寸不断减小的需求。

【技术实现步骤摘要】
【专利摘要】本专利技术提出了一种，在半导体衬底内形成非晶化区，然后将半导体器件中的源漏区形成在非晶化区内，非晶化区能够抑制源漏区末端缺陷的生成，从而能够很好的降低半导体器件源漏区和半导体衬底之间的漏电；此外，在去除虚拟栅结构之后，在沟道区内形成短沟道抑制区，能够抑制半导体器件的短沟道效应，满足器件特征尺寸不断减小的需求。【专利说明】
本专利技术涉及半导体制造领域，尤其涉及一种。
技术介绍
随着半导体工业的进步以及摩尔定律的发展，MOS (金属氧化物半导体)器件的特征尺寸和深度不断缩小，特别是进入到65纳米及以下节点，MOS器件沟道越来越短，短沟道效应(SCE)越来越严重，源/漏的DIBL(感应势垒降低)漏电严重。 由于特征尺寸和深度不断缩小，会要求源/漏区以及源/漏极延伸区(Source/Drain Extens1n)均相应地变浅,结深低于10nm的掺杂结通常被称为超浅结(USJ),超浅结可以更好的改善器件的短沟道效应。因此，随着器件特征尺寸越来越小，对超浅结的需求越来越大。为了形成超浅结，需要进行预注入，进行非晶化。 具体的，现有技术中，通常以栅极结构为掩膜，用硼(或BF2)、砷等离子依次垂直或一定角度注入到半导体衬底中形成超浅掺杂源/漏区(LDD)及源/漏极延伸区，达到MOS器件的超浅结的目的。这种LDD离子注入技术利用硼(或BF2)、砷等离子超低能注入。这种注入会使得衬底由晶体变为非晶体，并且在非晶体/晶体界面之间产生大量严重的缺陷(一般成为末端区缺陷，EOR Defects) 0在随后的退火处理和半导体器件的激活期间，EOR缺陷很难被退火修复，进而引发严重的问题:一方面，这种EOR缺陷会使先前注入的锗、硼(或BF2)离子的扩散增强，增大短沟道效应，不利于超浅结的形成；另一方面，形成的非结晶层再结晶，EOR缺陷会溶解向器件结构表面有效迁移的半导体间隙原子，易引发瞬时增强扩散效应(TED)，造成短沟道器件特性退化和结漏电更大。 因此，随着器件尺寸及性能的进一步提高，结漏电现象以及短沟道效应是超浅结技术越来越需要解决的问题。
技术实现思路
本专利技术的目的在于提供一种，能够在降低短沟道效应的同时，也降低结漏电。 为了实现上述目的，本专利技术提出了一种，所述方法包括步骤: 提供半导体衬底，所述半导体衬底内形成有非晶化区，所述半导体衬底上形成有虚拟栅极结构和源漏区，所述源漏区形成于所述非晶化区内； 刻蚀去除所述虚拟栅极结构，暴露出所述半导体衬底的沟道区； 在所述半导体衬底的沟道区内形成短沟道抑制区； 在所述半导体衬底的沟道区上形成栅极结构。 与现有技术相比，本专利技术的实施方式在半导体衬底内形成非晶化区，然后将半导体器件中的源漏区形成在非晶化区内，非晶化区的形成可以使得源漏区在低温环境下外延生长并实现掺杂的激活，低温能够抑制源漏区内注入离子的扩散，从而能够很好的降低半导体器件源漏区和半导体衬底之间的漏电；此外，在去除虚拟栅结构之后，在沟道区内形成短沟道抑制区，能够抑制半导体器件的短沟道效应，满足器件特征尺寸不断减小的需求。 进一步的，所述非晶化区采用离子注入形成，注入的离子为非电活性离子。 进一步的，所述源漏区采用离子注入形成，注入的离子与衬底掺杂的离子互为反型离子，且所述源漏区的注入深度小于所述非晶化区的注入深度。 进一步的，所述短沟道抑制区采用离子注入形成，注入的离子与衬底掺杂的离子为同型离子，且所述短沟道抑制区的注入深度小于所述非晶化区的注入深度。 与现有技术相比，本专利技术的实施方式形成的短沟道抑制区与源漏区的注入离子互为反型离子，短沟道抑制区作为阻碍区能够很好的抑制形成在非晶化区内的源漏极之间发生短沟道效应。 进一步的，在形成短沟道抑制区后，形成栅极结构之前进行退火处理，所述退火处理温度不超过600°C。 本专利技术的实施方式采用温度不超过600°C的低温进行退火处理，可以防止温度过高导致源漏区内的离子大幅扩散，从而避免形成的半导体器件出现源漏区漏电现象，进而提高形成的半导体器件的性能。 进一步的，形成所述虚拟栅极结构的步骤包括: 在所述半导体衬底上依次形成虚拟栅介质层及虚拟栅极； 在所述虚拟栅介质层及虚拟栅极的两侧形成源漏延伸区； 在所述虚拟栅介质层及虚拟栅极的两侧壁形成侧墙。 进一步的，在形成源漏区之后，刻蚀去除虚拟栅极结构之前，在所述侧墙两侧及半导体衬底表面形成第一层间介质层。 进一步的，在形成栅极结构后，在所述第一层间介质层和栅极结构的表面形成第二层间介质层。 进一步的，形成所述侧墙、第一层间介质层及第二层间介质层的温度均不超过500。。。 同样的，本专利技术的实施方式采用温度不超过500°C的低温形成侧墙、第一层间介质层及第二层间介质层，也是为了防止温度过高致使源漏区内的离子大幅扩散，从而避免形成的半导体器件会出现源漏区漏电现象，进而提高形成的半导体器件的性能。 进一步的，在形成所述第二层间介质层后，进行退火处理，所述退火处理温度不超过 600。。。 进一步的，刻蚀所述第二层间介质层和第一层间介质层，形成通孔，所述通孔暴露出所述源漏区和栅极的表面。 进一步的，在所述通孔内暴露出的源漏区和栅极表面形成自对准硅化物。 进一步的，在形成所述自对准硅化物后采用退火处理，所述退火处理温度不超过600。。。 本专利技术的实施方式在形成自对准硅化物后仅采用一次退火处理便能够在激活源漏区延伸区、源漏区及短沟道抑制区的离子的同时，还能够使自对准硅化物在退火后获得更加稳定的性能，同样的，退火处理采用的温度不超过600°C，可以避免形成的半导体器件出现源漏区漏电现象，进而提高形成的半导体器件的性能。 【专利附图】【附图说明】 图1为本专利技术一实施例中的流程图； 图2至图14为本专利技术一实施例中半导体器件制备过程中的剖面示意图。 【具体实施方式】 下面将结合示意图对本专利技术的进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本专利技术由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。 在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。 本专利技术的第一实施方式涉及一种。具体流程如图1所示，包括步骤: SlOO:提供半导体衬底，半导体衬底内形成有非晶化区，半导体衬底上形成有虚拟栅极结构和源漏区，源漏区形成于非晶化区内； 具体的，请参考图2至图7，在步骤SlOO中，形成虚拟栅极结构的步骤包括: 提供半导体衬底10，在半导体衬底10内本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，其特征在于，包括步骤： 提供半导体衬底，所述半导体衬底内形成有非晶化区，所述半导体衬底上形成有虚拟栅极结构和源漏区，所述源漏区形成于所述非晶化区内； 刻蚀去除所述虚拟栅极结构，暴露出所述半导体衬底的沟道区； 在所述半导体衬底的沟道区内形成短沟道抑制区； 在所述半导体衬底的沟道区上形成栅极结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴东平，许鹏，周祥标，付超超，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海;31