堆叠纳米线制造方法技术

本发明专利技术公开了一种堆叠纳米线制造方法，包括：步骤a，在衬底上形成硬掩模；步骤b，刻蚀衬底形成第一沟槽；步骤c，在第一沟槽底部形成底部刻蚀停止层；步骤d，刻蚀第一沟槽，在第一沟槽侧面形成第二沟槽；步骤e，圆润化鳍片，形成堆叠纳米线。依照本发明专利技术的堆叠纳米线制造方法，采用干法刻蚀与湿法刻蚀混合，利用干法刻蚀控制垂直方向节距，注入形成刻蚀停止层以控制湿法腐蚀的进行，由此提高了堆叠纳米线的精度，有利于器件小型化。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，包括：步骤a，在衬底上形成硬掩模；步骤b，刻蚀衬底形成第一沟槽；步骤c，在第一沟槽底部形成底部刻蚀停止层；步骤d，刻蚀第一沟槽，在第一沟槽侧面形成第二沟槽；步骤e，圆润化鳍片，形成堆叠纳米线。依照本专利技术的，采用干法刻蚀与湿法刻蚀混合，利用干法刻蚀控制垂直方向节距，注入形成刻蚀停止层以控制湿法腐蚀的进行，由此提高了堆叠纳米线的精度，有利于器件小型化。【专利说明】
本专利技术涉及一种半导体器件制造方法，特别是涉及一种堆叠纳米线的制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FiinFET或Tri1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。 例如，双栅SOI结构的MOSFET与传统的单栅体Si或者S0M0SFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。 在全环绕纳米线多栅器件的制造过程中，已知的一种方法如下:在Si衬底上形成硬掩模，采用SF6刻蚀气体的各向异性等离子体干法刻蚀在硬掩模下方衬底中形成略微内凹的第一沟槽，相对的第一沟槽之间留有衬底材料构成鳍片结构；采用高密度CxF (碳氟比较高)刻蚀气体的等离子体刻蚀，在衬底上以及第一沟槽侧壁形成钝化层；再次SF6各向异性刻蚀，去除衬底上钝化层，留下第一沟槽内侧壁的钝化层；SF6各向同性刻蚀，继续刻蚀衬底，在第一沟槽下方形成第二沟槽；依次类推，形成多个沟槽以及鳍片结构；氧化沟槽间的鳍片结构，去除氧化物，留下纳米线阵列。该方法工艺控制困难，纳米线密度较小，一致性较差。 另一种已知的方法包括:在SOI衬底上依次外延形成Si与Ge/SiGe的交叠外延层，在顶层形成硬掩模层，刻蚀形成栅极线条，选择性刻蚀去除相邻Si层之间的Ge/SiGe层，留下Si纳米线。该方法受限于Ge/SiGe层界面性能差，工艺成本高，难以普及。 又一种已知的方法包括对衬底交替进行各向异性和各向同性的刻蚀，在衬底中形成多个Σ形剖面的沟槽。形成Σ形剖面的沟槽的方法例如是利用Si衬底在TMAH等刻蚀液中110面刻蚀速率大于100面速率，使得刻蚀终止在选定的晶面上。然而，该方法很难控制沟槽(纳米线)形状在垂直方向上的均一性，例如沟槽的上端点与下端点不在垂直线上(沟槽上部刻蚀较快，使得下部宽于上部)，不易于形成纳米线堆叠结构。
技术实现思路
由上所述，本专利技术的目的在于提供一种能低成本、高效的。 为此，本专利技术提供了一种，包括:步骤a，在衬底上形成硬掩模；步骤b，刻蚀衬底形成第一沟槽，第一沟槽之间形成鳍片；步骤C，在第一沟槽底部形成底部刻蚀停止层；步骤d，刻蚀鳍片，形成第二沟槽；步骤e，圆润化鳍片，形成堆叠纳米线。 其中，重复步骤b至步骤d，形成上下层叠的多个鳍片。 其中，步骤b中采用各向异性的干法刻蚀，形成的第一沟槽具有垂直侧壁。 其中，步骤c中采用离子注入或者旋涂玻璃形成底部刻蚀停止层。 其中，注入离子包括C、F、O、N、S、P、As及其组合。 其中，步骤e中采用湿法腐蚀，形成的第二沟槽侧壁向内凹陷。 其中，形成的第二沟槽具有三角形或者梯形侧壁。 其中，湿法腐蚀液包括TMAH。 其中，步骤d中的第二沟槽之间保留有鳍片的剩余部分。 其中，步骤e进一步包括:在鳍片表面形成氧化层；去除氧化层，露出棱柱形鳍片；使得棱柱形鳍片圆润化，形成堆叠纳米线。 其中，步骤d中的第二沟槽相连，使得鳍片分离成棱柱形纳米线。 其中，步骤e中在氢气氛围下退火，使得棱柱形纳米线圆润化，形成堆叠纳米线。 其中，衬底表面为(100)面。 其中，第一沟槽侧壁为(110)面。 其中，第二沟槽侧壁为(111)面。 依照本专利技术的，采用干法刻蚀与湿法刻蚀混合，利用干法刻蚀控制垂直方向节距，注入形成刻蚀停止层以控制湿法腐蚀的进行，由此提高了堆叠纳米线的精度，有利于器件小型化。 【专利附图】【附图说明】 以下参照附图来详细说明本专利技术的技术方案，其中: 图1至图11为依照本专利技术第一实施例的制造方法各步骤的剖示图； 图12至图14为依照本专利技术第二实施例的制造方法步骤的剖视图；以及 图15为依照本专利技术的制造方法的示意性流程图。 【具体实施方式】 以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能低成本、高效的。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。 首先，以下将结合图15的流程图并且参照图1至图11的剖面示意图来详细说明依照本专利技术第一实施例的半导体器件制造方法各步骤。 如图1所示，提供衬底I。衬底I依照器件用途需要而合理选择，可包括单晶体硅 (Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe),或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb),以及碳基半导体例如石墨烯、SiC、碳纳管等等。优选地，衬底I为体Si以便与CMOS工艺兼容而用于制作大规模集成电路。更优选地，衬底I为(100)晶面。 如图2所示，步骤a，在衬底I上形成硬掩模2。通过LPCVD、PECVD、UHVCVD、HDPCVD、热氧化、化学氧化、MBE、ALD、蒸发、溅射等常规方法，在衬底I上形成硬掩模层，并利用已知工艺光刻/刻蚀形成硬掩模图形2。硬掩模2的材料可以是氧化硅、氮化硅、氮氧化硅及其组合。 如图3所示，步骤b，刻蚀衬底I形成第一沟槽1G，硬掩模2下方留下的衬底I剩余部分构成第一鳍片1F。刻蚀优选为各向异性刻蚀，以使得第一沟槽IG的侧壁为(基本)垂直。各向异性刻蚀优选是氟基气体等离子体干法刻蚀，以便于通过控制刻蚀条件精确控制刻蚀深度dE，进而控制最终纳米线高度/厚度。刻蚀使得第一沟槽IG的侧壁为(110)面，而衬底I表面仍然为(100)面。 如图4所示，步骤C，在第一沟槽IG的底部形成底部刻蚀停止层1D。例如，执行离子注入，在(衬底I表面下方)第一沟槽IG的底部形成注入层1D，用作稍后湿法腐蚀的刻蚀停止层。注入的离子种类包括C、F、O、N、S、P、As等及其组合。此外，也可以在第一沟槽底部通过旋涂电介质材料，例如旋涂玻璃(S0G)，来形成较薄的材料不同的底部刻蚀停止层ID (虽然图4仅示出了在衬底下方形成层1D，但是当采用SOG法形成刻蚀停止层时，层ID位于衬底表面、第一沟槽IG的底部)。此外，这个刻蚀停止层是选择性的刻蚀停止层，步骤b可以刻蚀上一个循环中经后续图5中的步骤d刻蚀后形成的凹槽的底面，但是后续图5中的步骤d不能够刻蚀经步骤c处理完后的底面。 如图5所示，步骤d，执本文档来自技高网...

【技术保护点】
一种堆叠纳米线制造方法，包括：步骤a，在衬底上形成硬掩模；步骤b，刻蚀衬底形成第一沟槽，第一沟槽之间形成鳍片；步骤c，在第一沟槽底部形成底部刻蚀停止层；步骤d，刻蚀第一沟槽，形成第二沟槽；步骤e，圆润化鳍片，形成堆叠纳米线。

【技术特征摘要】

【专利技术属性】
技术研发人员：马小龙，秦长亮，殷华湘，付作振，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11