半导体器件制造方法技术

本发明专利技术提供了一种半导体器件制造方法，在CMOS后栅工艺的双应变应力层的集成工艺中，在打开虚设栅极之后、形成栅极凹槽之前，采用氮等离子体，对暴露的部分张应力层进行处理，使得张应力层在随后的腐蚀工艺中不被去除，避免了器件性能降低甚至失效。氮等离子处理工艺与常规工艺兼容，在未明显增加工艺复杂性的情况下，提高了器件良率。

【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种，在CMOS后栅工艺的双应变应力层的集成工艺中，在打开虚设栅极之后、形成栅极凹槽之前，采用氮等离子体，对暴露的部分张应力层进行处理，使得张应力层在随后的腐蚀工艺中不被去除，避免了器件性能降低甚至失效。氮等离子处理工艺与常规工艺兼容，在未明显增加工艺复杂性的情况下，提高了器件良率。【专利说明】
本专利技术涉及领域，特别地，涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。
技术介绍
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在90nm节点后，应力技术逐渐被采用以提高器件的性能。与之同时，在制造工艺方面，后栅工艺(gate last)中的高K金属栅技术(HKMG)也逐渐被采用以应对随着器件不断减小而带来的挑战。在应力技术中，双应变应力层(DSL，dual stressliner)技术与常规工艺兼容性高、成本较低，因此，被各大半导体厂商所采用。 DSL技术，指的是在不同类型的MOSFET区域，形成分别具有张应力和压应力的应力层，通常，在NMOS区域形成张应力层，在PMOS区域形成压应力层。参见附图3，为采用了DSL技术的CMOS制造工艺中的一个步骤。其中，在衬底I上，形成有NM0S2和PM0S3，不同MOS晶体管被STI结构4隔离开。NM0S2包括NMOS虚设栅极6及其虚设栅极绝缘层5，PM0S3包括PMOS虚设栅极8及其虚设栅极绝缘层7，虚设栅极(du_y gate)及其虚设栅极绝缘层被用于后栅工艺，虚设栅极通常为多晶硅或非晶硅栅极，虚设栅极绝缘层通常为氧化硅层，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。NM0S2之上覆盖有张应力层9，PM0S3之上覆盖有压应力层10，应力层材料通常为氮化硅。这两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区域载流子的迁移率，保证晶体管在深亚微米领域的性能。介质层11，通常为TE0S，可用以保护大部分的应力层。接着，在此后的步骤中，参见附图4，需要进行CMP工艺，平坦化器件结构，打开虚设栅极。在打开虚设栅极的同时，靠近栅极间隙壁的部分张应力层9也被暴露出，参见附图4中虚线圈位置。由于常规张应力氮化硅在腐蚀液(通常是DHF)中的腐蚀速率远大于热氧化层、TEOS以及压应力氮化硅的腐蚀速率，所以，在去除虚设栅极、形成栅极凹槽时，张应力层9会受到明显的腐蚀，从而在栅极的两侧出现凹槽20，参见附图5。这样，在后续的HKMG填充时，凹槽20也将被填充，这将导致器件的集成电容增加以及存在短路的风险，降低了器件的性能以及可靠性。 因此，需要提供一种新的应用于CMOS后栅工艺的双应变应力层的集成方法，能够克服上述缺陷，确保应力层提供足够的应力。
技术实现思路
针对目前DSL与HKMG集成会存在的问题，本专利技术提出了一种半导体制造方法，采用氮等离子体处理工艺来克服现有技术中的问题。 本专利技术提供一种，其中，包括如下步骤: 提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域； 形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层； 在所述NMOS晶体管之上形成张应力层，在所述PMOS晶体管之上形成压应力层； 全面性沉积介质层； 进行第一次CMP工艺，暴露所述虚设栅极的上表面以及部分所述张应力层，并且在所述张应力层和所述压应力层上剩余部分厚度的所述介质层； 对所述衬底进行氮等离子体处理； 依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽； 在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。 根据本专利技术的一个方面，形成NMOS晶体管和PMOS晶体管具体包括:形成所述虚设栅极和所述虚设栅极绝缘层；形成栅极间隙壁；形成晶体管的源漏区域。 根据本专利技术的一个方面，在所述NMOS晶体管之上形成张应力层具体包括:全面沉积张应力氮化硅膜，用图案化的光刻胶层保护位于所述NMOS晶体管的所述张应力氮化硅膜，去除位于所述PMOS晶体管的所述张应力氮化硅膜，然后去除光刻胶层，形成所述张应力层。 根据本专利技术的一个方面，在所述PMOS晶体管之上形成压应力层具体包括:全面沉积压应力氮化硅膜，用图案化的光刻胶层保护位于所述PMOS晶体管的所述压应力氮化硅膜，去除位于所述NMOS晶体管的所述压应力氮化硅膜，然后去除光刻胶层，形成所述压应力层。 根据本专利技术的一个方面，剩余部分厚度的所述介质层的厚度为1-10000埃，优选为 100-500 埃。 根据本专利技术的一个方面，所述介质层为氮化硅、氧化硅或者两者的结合。 根据本专利技术的一个方面，氮等离子体处理的具体参数为:腔室气压为2-lOTorr，优选为6Torr，N2流量为lOOO-lOOOOsccm，优选为4000sccm，功率为20-100W，优选为40W。 本专利技术的优点在于:在CMOS后栅工艺的双应变应力层的集成工艺中，在打开虚设栅极之后、形成栅极凹槽之前，采用氮等离子体，对暴露的部分张应力层进行处理，使得张应力层在随后的腐蚀工艺中不被去除，避免了器件性能降低甚至失效。氮等离子处理工艺与常规工艺兼容，在未明显增加工艺复杂性的情况下，提高了器件良率。 【专利附图】【附图说明】 图1-4，6_8本专利技术的流程及其结构示意图； 图5图示了现有技术DSL与HKMG集成中存在的问题。 【具体实施方式】 以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。 本专利技术提供一种，特别地涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。下面，参见附图1-4，6-8，将详细描述本专利技术提供的。 首先，参见附图1，在半导体衬底I上，形成有NM0S2和PM0S3，不同MOS晶体管被STI结构4隔离开。其中，本实施例中采用了单晶硅衬底，可选地，也可采用锗衬底或者其他合适的半导体衬底。在半导体衬底I上形成STI结构4的方法具体包括，首先在半导体衬底I上涂布光刻胶，接着光刻出STI结构4图形，并对半导体衬底I进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，如S12，从而形成STI结构。在形成STI结构4之后，进行阱区注入(未在图中示出)，形成NMOS区域和PMOS区域。PMOS的阱区注入杂质为N型杂质，而NMOS的阱区注入杂质为P型杂质。 接着，形成NMOS虚设栅极6及其虚设栅极绝缘层5，PMOS虚设栅极8及其虚设栅极绝缘层7。具体包括:先在衬底I表面沉积一层虚设栅极绝缘层材料，例如是S12，其厚度优选为0.5-10nm，沉积工艺例如为CVD。之后，沉积虚设栅极材料，在本专利技术后栅工艺中，虚设栅极材料例如是多晶硅或非晶硅。另外，虚设栅极材料层之上还形成有硬掩模层(未图示)。然后，进行光刻胶涂布，光刻，定义出虚设栅极图形，对虚设栅极材料以及虚设栅极绝缘层材料顺序刻蚀，从而同本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，其特征在于，包括如下步骤：提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域；形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层；在所述NMOS晶体管之上形成张应力层，在所述PMOS晶体管之上形成压应力层；全面性沉积介质层；进行第一次CMP工艺，暴露所述虚设栅极的上表面以及部分所述张应力层，并且在所述张应力层和所述压应力层上剩余部分厚度的所述介质层；对所述衬底进行氮等离子体处理；依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽；在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：秦长亮，徐强，洪培真，殷华湘，尹海洲，李俊峰，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11