基于现场可编程门阵列的集中缓存式装置及设计方法制造方法及图纸

一种基于现场可编程门阵列的集中缓存式装置及设计方法，涉及现场可编程门阵列设计领域，适用于至少2个相同的功能模块，该装置包括：时分复用控制单元，用于将时间周期划为至少2个等时长的时隙，每一个时隙按顺序对应一个功能模块，每个功能模块在对应的时隙内进行输入信号处理；信号串行化单元，用于将每个功能模块的并行输入信号转化为串行输入信号；集中存储寄存器，用于保存每个功能模块的寄存器，并在每个功能模块对应的时隙内读写该功能模块的寄存器；组合逻辑单元，用于单个功能模块进行输入信号处理的组合逻辑；信号并行化单元，用于将每个功能模块的输入信号处理后的串行输出信号还原为并行输出信号。

【技术实现步骤摘要】

本专利技术涉及现场可编程门阵列设计领域，具体来讲是一种基于现场可编程门阵列的集中缓存式装置及设计方法。
技术介绍
FPGA(Field Programmable Gate Array，现场可编程门阵列)是在PAL(Programmable Array Logic，可编程阵列逻辑)、GAL(Generic Array Logic，通用阵列逻辑)、PLD(Programmable Logic Device，可编程逻辑器件)等可编程器件的基础上进一步发展的产物，是ASIC(Application Specific Integrated Circuit，专用集成电路)中集成度最高的一种。FPGA的可编程特性使得该器件具有独特的灵活性，可以帮助系统厂商在最短的时间内推出产品并实现产业化；随着工艺的进步，传统ASIC产品所需的NRE(Non-Recurring Engineering，一次性工程)成本越来越高，受企业研发资金的约束，传统ASIC在很多市场领域已被FPGA取代。FPGA的应用领域已从原来的通信逐步扩展到消费电子、汽车电子、工业控制、测试测量等广泛的领域。因此，如何有效利用FPGA内部逻辑资源也变得越来越重要。FPGA内部包括CLB(Configurable Logic Block，可配置逻辑模块)、IOB(Input Output Block，输出输入模块)和Interconnect(内部连线)三大个部分。IOB是芯片与外界电路接口部分，完成不同电器特性下对输入/输出信号的驱动与匹配要求；CLB主要由组合逻辑、寄存器、选择器和控制单元组成；Interconnect用于连通FPGA内部所有单元。用户通过对FPGA内部的逻辑模块和I/O模块重新配置，以实现用户所需的逻辑功能。当FPGA设计中包含N个相同功能模块时，通常实现方法是完成一个功能模块，然后做N次复制，如图1所示，若一个功能模块占用X个组合逻辑单元，Y个寄存器，Z条内部连线，那么N次复制后一般就会占用X×N个组合逻辑单元，Y×N个寄存器，Z×N条内部连线，严重消耗了FPGA的硬件资源，提高了设计成本，同时过多的内部连线也可能会导致整个设计所能达到的最大频率(Fmax)不符合要求。
技术实现思路
针对现有技术中存在的缺陷，本专利技术的目的在于提供一种基于现场可编程门阵列的集中缓存式装置及设计方法，能够减少多个相同功能模块占用的组合逻辑资源，节省设计成本，且功能模块的数量越大，效果越明显。为达到以上目的，本专利技术采取的技术方案是：一种基于现场可编程门阵列的集中缓存式装置，适用于至少2个相同的功能模块，包括时分复用控制单元、信号串行化单元、集中存储寄存器、组合逻辑单元、信号并行化单元；所述时分复用控制单元用于将时间周期划为至少2个等时长的时隙，每一个时隙按顺序对应一个功能模块，每个功能模块在对应的时隙内进行输入信号处理；所述信号串行化单元用于将每个功能模块的并行输入信号转化为串行输入信号；所述集中存储寄存器用于保存每个功能模块的寄存器，并在每个功能模块对应的时隙内读写该功能模块的寄存器；所述组合逻辑单元用于单个功能模块进行输入信号处理的组合逻辑；所述信号并行化单元用于将每个功能模块的输入信号处理后的串行输出信号还原为并行输出信号。在上述技术方案的基础上，所述组合逻辑单元为单路HDLC解封装组合逻辑。在上述技术方案的基础上，所述集中存储寄存器为block RAM或者分布式RAM。在上述技术方案的基础上，所述时分复用控制单元划分的时隙按顺序不断循环。本专利技术还提供一种基于现场可编程门阵列的集中缓存式设计方法，包括以下步骤：步骤S1.时分复用控制单元根据功能模块的数目将时间周期划为相应数目的时隙；信号串行化单元将每个功能模块的并行输入信号转化为串行输入信号；步骤S2.各个功能模块的寄存器按顺序存储在集中存储寄存器的地址中；步骤S3.在同一个时隙内，对应的功能模块的输入信号输入时，从集中存储寄存器中读取对应的寄存器值，并调用组合逻辑单元，计算该功能模块的输出结果，然后将数据处理后的新寄存器值重新存入到集中存储寄存器的对应地址中；步骤S4.信号并行化单元将每个功能模块的输出结果按对应关系重新还原为并行输出信号。在上述技术方案的基础上，步骤S1中，每个输入信号对应设有一个顺序标记信号，所述顺序标记信号用于指示输入信号对应的时隙。在上述技术方案的基础上，步骤S4中，信号并行化单元将每个功能模块的输出结果按顺序标记信号的对应关系重新还原为并行输出信号。在上述技术方案的基础上，步骤S2中，各个功能模块寄存器在每个地址中的存放位置是相同的。在上述技术方案的基础上，每个功能模块的输入信号设有一个数据有效信号，所述数据有效信号用于指示当前时隙内输入信号的数据是否有效。本专利技术的有益效果在于：1.本专利技术采用的集中缓存式设计方法，能够减少多个相同功能模块占用的组合逻辑资源，节省设计成本，且功能模块的数量越大，效果越明显。2.本专利技术利用信号串行化单元将多个相同功能模块端口串行化，减少了功能模块之间的信号连线，进而节约了FPGA的布线资源。3.本专利技术提供的集中缓存式设计方法，通过共享组合逻辑单元，将N个功能模块的N×X个组合逻辑单元减少到X个组合逻辑单元，比传统设计方法的资源占用率少，这为软件在FPGA内部布局布线提供了便利，因此会有效提高设计的最大系统时钟频率(Fmax)，提高设计的稳定性。附图说明图1为
技术介绍
中N个相同功能模块通常设计方法的示意图；图2本专利技术中基于现场可编程门阵列的集中缓存式装置的结构框图；图3本专利技术中基于现场可编程门阵列的集中缓存式设计方法的示意图；图4本专利技术实施例8路HDLC解封装结构示意图。具体实施方式以下结合附图及实施例对本专利技术作进一步详细说明。参见图2所示，一种基于现场可编程门阵列的集中缓存式装置，适用于至少2个相同的功能模块，包括时分复用控制单元、信号串行化单元、集中存储寄存器、组合逻辑单元、信号并行化单元；所述时分复用控制单元用于将时间周期划为至少2个等时长的时隙，每一个时隙按顺序对应一个功能模块，每个功能模块在对应的时隙内进行输入信号处理；所述时分复用控制单元划分的时隙按顺序不断循环。所述信号串行化单元用于将每个功能模块的并行输入信号转化为串行...

【技术保护点】
一种基于现场可编程门阵列的集中缓存式装置，适用于至少2个相同的功能模块，其特征在于：包括时分复用控制单元、信号串行化单元、集中存储寄存器、组合逻辑单元、信号并行化单元；所述时分复用控制单元用于将时间周期划为至少2个等时长的时隙，每一个时隙按顺序对应一个功能模块，每个功能模块在对应的时隙内进行输入信号处理；所述信号串行化单元用于将每个功能模块的并行输入信号转化为串行输入信号；所述集中存储寄存器用于保存每个功能模块的寄存器，并在每个功能模块对应的时隙内读写该功能模块的寄存器；所述组合逻辑单元用于单个功能模块进行输入信号处理的组合逻辑；所述信号并行化单元用于将每个功能模块的输入信号处理后的串行输出信号还原为并行输出信号。

【技术特征摘要】
1.一种基于现场可编程门阵列的集中缓存式装置，适用于至少
2个相同的功能模块，其特征在于：包括时分复用控制单元、信号串
行化单元、集中存储寄存器、组合逻辑单元、信号并行化单元；
所述时分复用控制单元用于将时间周期划为至少2个等时长的
时隙，每一个时隙按顺序对应一个功能模块，每个功能模块在对应的
时隙内进行输入信号处理；
所述信号串行化单元用于将每个功能模块的并行输入信号转化
为串行输入信号；
所述集中存储寄存器用于保存每个功能模块的寄存器，并在每个
功能模块对应的时隙内读写该功能模块的寄存器；
所述组合逻辑单元用于单个功能模块进行输入信号处理的组合
逻辑；
所述信号并行化单元用于将每个功能模块的输入信号处理后的
串行输出信号还原为并行输出信号。
2.如权利要求1所述的基于现场可编程门阵列的集中缓存式装
置，其特征在于：所述组合逻辑单元为单路HDLC解封装组合逻辑。
3.如权利要求1所述的基于现场可编程门阵列的集中缓存式装
置，其特征在于：所述集中存储寄存器为block RAM或者分布式RAM。
4.如权利要求1所述的基于现场可编程门阵列的集中缓存式装
置，其特征在于：所述时分复用控制单元划分的时隙按顺序不断循环。
5.根据权利要求1所述装置的基于现场可编程门阵列的集中缓
存式设计方法，其特征在于，包括以下步骤：
步骤S1.时分复用控制单元根据功能模块的数...

【专利技术属性】
技术研发人员：程泉，
申请(专利权)人：烽火通信科技股份有限公司，
类型：发明
国别省市：湖北;42