静电放电结构和具有静电放电结构的芯片制造技术

本发明专利技术提供一种静电放电结构和具有静电放电结构的芯片。该静电放电结构包括输入级；该输入级包括：输入焊盘，配置为接收输入信号；第一静电放电钳位电路，耦接于该输入焊盘和工作电压之间；第二静电放电钳位电路，耦接于该输入焊盘和接地电压之间，其中该第一静电放电钳位电路和该第二静电放电钳位电路能够旁通过大的静电电流；电阻；以及晶体管，其中该晶体管具有源极、漏极、耦接于该输入焊盘的栅极、以及通过该电阻耦接于该工作电压或该接地电压的衬底。本发明专利技术所提出的静电放电结构和具有静电放电结构的芯片，可改善充电装置模型的鲁棒性。

【技术实现步骤摘要】
静电放电结构和具有静电放电结构的芯片
本专利技术涉及一种静电放电(Electrostatic discharge, ESD)结构,特别涉及一种提高充电装置模型(Charge Device Model, CDM)鲁棒性的静电放电结构。
技术介绍
充电装置模型(Charge Device Model，充电装置模型)是一种易受静电放电损害影响的模型。该模型是人体模型(Human-BodyModel)的可选方式。根据充电装置模型分类的(classified)的装置充电至标准电压电平，然后测试能经受此电压的能力。若该充电装置能够经受电压电平，则测试下一电压电平，以此类推，直到充电装置不能承受为止。 为提高充电装置模型的鲁棒性，传统的方法是将一对充电装置模型钳位电路并入集成电路(Integrated Circuit, IC)中。然而，额外的充电装置模型钳位电路经常增加集成电路中整个系统的负担，并降低系统性能。
技术实现思路
有鉴于此，本专利技术提出一种静电放电结构和具有静电放电结构的芯片。 依据本专利技术第一实施方式，提供一种静电放电结构。该静电放电结构包括输入级；该输入级包括:输入焊盘，配置为接收输入信号；第一静电放电钳位电路，耦接于该输入焊盘和工作电压之间；第二静电放电钳位电路，耦接于该输入焊盘和接地电压之间，其中该第一静电放电钳位电路和该第二静电放电钳位电路能够旁通过大的静电电流；电阻；以及晶体管，其中该晶体管具有源极、漏极、耦接于该输入焊盘的栅极、以及通过该电阻耦接于该工作电压或该接地电压的衬底。 依据本专利技术第二实施方式，提供一种具有静电放电结构的芯片。该具有静电放电结构的芯片包括:第一功率域，由第一工作电压供电，并产生第一信号；以及第二功率域，由第二工作电压供电，并根据该第一信号产生第二信号，其中该第二功率域包括:电阻；以及晶体管，其中该晶体管具有源极、漏极、接收该第一信号的栅极、以及通过该电阻耦接于该第二工作电压或接地电压的衬底。 本专利技术所提出的静电放电结构和具有静电放电结构的芯片，可改善充电装置模型的鲁棒性。 【附图说明】 图1为根据本专利技术实施方式的提高充电装置模型的鲁棒性的静电放电结构的示意图。 图2A为根据本专利技术实施方式的静电放电结构的示意图。 图2B为根据本专利技术另一实施方式的静电放电结构的示意图。 图3为根据本专利技术的实施方式的用于提高充电装置模型的鲁棒性的具有静电放电结构的芯片的示意图。 图4为根据本专利技术实施方式的芯片的示意图。 图5为根据本专利技术实施方式的芯片的示意图。 图6为根据本专利技术实施方式的芯片的示意图。 图7为根据本专利技术实施方式的芯片的示意图。 图8为根据本专利技术实施方式的NMOS晶体管的详细结构和耦接于NMOS晶体管的电阻的示意图。 图9为根据本专利技术实施方式的PMOS晶体管的详细结构和耦接于PMOS晶体管的电阻的示意图。 【具体实施方式】 以下描述为执行本专利技术的较佳实施方式。然而此较佳实施方式仅用于解释本专利技术，并非用以限定本专利技术。因此，本专利技术的保护范围应以权利要求记载的范围为准。 图1为根据本专利技术实施方式的提高充电装置模型(Charge Device Model, CDM)的鲁棒性的静电放电(Electrostatic discharge, ESD)结构100的示意图。静电放电结构100至少包括输入级(stage)105。如图1所示，输入级105包括输入焊盘(pad) 110、第一静电放电钳位电路121、第二静电放电钳位电路122、电阻Rl以及晶体管MT。输入级105可以耦接于其他电路(例如，放大器的输入端，但并不以此为限)。 输入焊盘110被配置为接收输入信号SIN。根据本专利技术的实施方式，输入焊盘110由小的金属板制成。第一静电放电钳位电路121稱接于输入焊盘110和工作电压VDD之间。第二静电放电钳位电路122耦接于输入焊盘110和接地电压VSS之间。一般地，第一静电放电钳位电路121和第二静电放电钳位电路122能够旁通输入至输入焊盘110的过大的(excessive)静电电流，以及相应地保护整个系统免于受到过大的静电电流的损害。根据本专利技术的实施方式，晶体管MT为NMOS晶体管(N-channel Metal-Oxide-SemiconductorField-Effect Transistor)或 PMOS 晶体管(P-channel Metal-Oxide-SemiconductorField-Effect Transistor)。晶体管MT具有源极、漏极、稱接于输入焊盘110的栅极、以及通过电阻Rl耦接至特定电压Vl的衬底(bulk)。举例来说，特定电压Vl可以为工作电压VDD或接地电压VSS。晶体管MT的源极和漏极可以耦接于其他组件和电路。由于本专利技术没有限制源极和漏极的具体连接，因而将该具体连接在图1中省略。需要注意的是，耦接的电阻Rl为晶体管MT的衬底提供高阻抗。相应地，电阻Rl可以避免过大的静电电流通过栅极流入衬底或从衬底流入并损坏晶体管MT，以使得充电装置模型的鲁棒性得到提高。本专利技术中不需要充电装置模型钳位电路。电阻Rl的电阻值至少大于200 Ω。在本专利技术的较优实施方式中，电阻Rl的电阻值大于IkQ。 图2A为根据本专利技术实施方式的静电放电结构200的示意图。如图2A所示，静电放电结构200包括输入级210、增益级230以及匹配级(matching stage) 240。输入级210与图1的输入级105相似。根据本实施方式，输入级210包括输入焊盘110、第一静电放电钳位电路221、第二静电放电钳位电路222、电容Cl、电阻Rl以及NMOS晶体管丽。电容Cl被配置为滤去(reject)输入至输入焊盘110的一些直流(Direct Current, DC)噪声。NMOS晶体管MN具有通过电容Cl耦接至输入焊盘110的栅极、耦接于匹配级240的源极、耦接于增益级230的漏极、以及通过电阻Rl耦接至接地电压VSS的衬底。电阻Rl可以避免过大的静电电流通过栅极流入衬底而损坏NMOS晶体管MN，以使得提高充电装置模型的鲁棒性。第一静电放电钳位电路221包括第一二极管D1。第一二极管Dl具有耦接于输入焊盘110的阳极和耦接于工作电压VDD的阴极。第二静电放电钳位电路222包括第二二极管D2。第二二极管D2具有耦接于接地电压VSS的阳极和耦接于输入焊盘110的阴极。通过适当地配置第一二极管Dl和第二二极管D2，输入焊盘110的电压电平可以维持在一个有限的(narrow)范围内。增益级230耦接于NMOS晶体管丽的漏极和工作电压VDD之间，并被配置为放大输入信号SIN以产生输出信号S0UT。匹配级240耦接于NMOS晶体管丽的源极和接地电压VSS之间，并被配置为提供阻抗(impedance)匹配。在本实施方式中，低噪声放大器(Low Noise Amplifier, LNA)由输入级210、增益级230以及匹配级240形成。然而,本专利技术并不限于此。其中的静电放电结构200以及输入级210可以应用于各种电路和组件以提高充电装置模型的鲁棒性。 图2B为根据本专利技术另一实施方式的静电放电结构250的示意图。图2B与图2A本文档来自技高网...

【技术保护点】
一种静电放电结构，其特征在于，包括：输入级，该输入级包括：输入焊盘，配置为接收输入信号；第一静电放电钳位电路，耦接于该输入焊盘和工作电压之间；第二静电放电钳位电路，耦接于该输入焊盘和接地电压之间，其中该第一静电放电钳位电路和该第二静电放电钳位电路能够旁通过大的静电电流；电阻；以及晶体管，其中该晶体管具有源极、漏极、耦接于该输入焊盘的栅极、以及通过该电阻耦接于该工作电压或该接地电压的衬底。

【技术特征摘要】
2013.06.06 US 13/911,6451.一种静电放电结构，其特征在于，包括: 输入级，该输入级包括: 输入焊盘，配置为接收输入信号； 第一静电放电钳位电路，稱接于该输入焊盘和工作电压之间； 第二静电放电钳位电路，耦接于该输入焊盘和接地电压之间，其中该第一静电放电钳位电路和该第二静电放电钳位电路能够旁通过大的静电电流； 电阻；以及 晶体管，其中该晶体管具有源极、漏极、耦接于该输入焊盘的栅极、以及通过该电阻耦接于该工作电压或该接地电压的衬底。2.根据权利要求1所述的静电放电结构，其特征在于，该输入级进一步包括电容，以及该晶体管的该栅极通过该电容耦接至该输入焊盘。3.根据权利要求1所述的静电放电结构，其特征在于，进一步包括: 增益级，耦接于该晶体管的该漏极和该工作电压之间，并配置为放大该输入信号以产生输出信号；以及 匹配级，耦接于该晶体管的该源极和该接地电压之间，并配置为提供阻抗匹配； 其中该晶体管为NMOS晶体管。4.根据权利要求1所述的静电放电结构，其特征在于，进一步包括: 增益级，耦接于该晶体管的该源极和该工作电压之间，并配置为放大该输入信号以产生输出信号；以及 匹配级，耦接于该晶体管的该漏极和该接地电压之间，并配置为提供阻抗匹配； 其中该晶体管为PMOS晶体管。5.根据权利要求3或4所述的静电放电结构，其特征在于，该输入级、该增益级和该匹配级形成低噪声放大器。6.根据权利要求1所述的静电放电结构，其特征在于，该第一静电放电钳位电路包括第一二极管，以及该第一二极管具有耦接于该输入焊盘的阳极和耦接于该工作电压的阴极。7.根据权利要求1所述的静电放电结构，其特征在于，该第二静电放电钳位电路包括第二二极管，以及该第二二极管具有耦接于该接地电压的阳极和耦接于该输入焊盘的阴极。8.根据权利要求1所述的静电放电结构，其特征在于，该晶体管的该衬底通过该电阻耦接至该接地电压，以及该晶体管为NMOS晶体管。9.根据权利要求1所述的静电放电结构，其特征在于，该晶体管的该衬底通过该电阻耦接至该工作电压，以及该晶体管为PMOS晶体管。10.根据权利要求1所述的静电放电结构，其特征在于，该电阻的电阻值大于200Ω。11.根据权利要求1所述的静电放电结构，其特征在于，该电阻的电阻值大于IkQ。12.—种具有静电放电结构的芯片，其特征在于，包括: 第一功率域，由第一工作电压供电，并产生第一信号；以及 第二功率域，由第二工作电压供电，并根据该第一信号产生第二信号，其中该第二功率域包括: 电阻；以及 晶体管，其中该晶体管具有源极、漏极、接收该第一信号的栅极、以及通过该电阻耦接于该第二工作电压或接地电压的衬底。13.根据权...

【专利技术属性】
技术研发人员：黄柏狮，吴宗翰，虞继尧，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71