一种集成电路及其制造方法技术

本发明专利技术提供一种集成电路及其制造方法，涉及半导体技术领域。本发明专利技术的集成电路，将采用不同侧壁和底部绝缘的第一组晶体管、第二组晶体管、第三组晶体管以及集成无源器件等组件集成到单一芯片之上，相对于现有技术中的射频前端模块，具有更高的信噪比、更低的功耗、更小的器件尺寸以及更低的成本。本发明专利技术的集成电路的制造方法，用于制造上述集成电路，在制得的集成电路具有上述优点的同时，可以降低封装复杂度和制造成本。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及。
技术介绍
在半导体
中，射频前端模块(Rad1 Frequency Frond-End Module,简称RF FEM)是无线通信设备(例如手机、平板电脑等)中的关键组件。在现有技术中，射频前端模块(RF FEM)通常由多个不同的芯片通过系统级封装(SiP)实现。一般而言，射频前端模块(RF FEM)通常包括功率放大器内核(Power amplifier core)、功率放大器控制器(PAcontroller)、调谐器(Tuners)、射频开关(RF switch)、滤波器(Filters)等不同芯片以及包括包络检测(envelope tracking)芯片在内的其他芯片。其中，功率放大器内核通常采用砷化镓(GaAs)芯片或高电压(HV)互补型金属氧化物半导体(CMOS)芯片；功率放大器控制器通常采用CMOS芯片，调谐器通常采用射频CMOS芯片，射频开关通常采用绝缘体上硅金属氧化物半导体场效应晶体管(sol mos)，滤波器通常采用射频集成无源器件(RF iro)，而其他芯片(如包络检测芯片)通常采用CMOS芯片。 然而，在现有技术中，射频前端模块(RF FEM)由于由多个不同的芯片经过系统级封装(SiP)得到，因此往往具有模块尺寸大、信噪比(SNR)低、功耗大等缺点。此外，制造射频前端模块的方法(即，系统级封装方法)往往具有工艺复杂度高、成本高等缺点。 因此，为了解决上述问题，本专利技术提出一种新的集成电路及其制造方法。
技术实现思路
针对现有技术的不足，本专利技术提供，通过单一芯片实现现有技术中的射频前端模块(RF FEM)的部分或全部功能。 本专利技术实施例一提供一种集成电路，包括:第一半导体衬底、位于所述第一半导体衬底的第二表面上的第一体介电层以及分别位于所述第一半导体衬底的第一表面的第一区域、第二区域和第三区域的第一组晶体管、第二组晶体管和第三组晶体管，其中， 位于所述第一区域的所述第一组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第一区域的部分所隔离，其中所述第一组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离，所述第一体介电层位于所述第一区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离； 位于所述第二区域的所述第二组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组深沟槽隔离所隔离，底部由所述第一体介电层位于所述第二区域的部分所隔离，其中所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第二距离，所述第一体介电层位于所述第二区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第二距离； 位于所述第三区域的所述第三组晶体管中的各个晶体管之间由位于第一半导体衬底内的第二组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第三区域的部分所隔离，其中所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离，所述第一体介电层位于所述第三区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离； 其中，所述第二距离大于所述第一距离。 其中，所述第一组晶体管为低压MOS晶体管，所述第二组晶体管为高压MOS晶体管。进一步的，所述第二组晶体管为横向扩散MOS晶体管。 其中，所述第三组晶体管为全耗尽型MOS晶体管。 其中，所述第一体介电层还包括位于所述第一半导体衬底的第四区域和第五区域的部分，其中，所述第一体介电层位于所述第一半导体衬底的第四区域和第五区域的部分贯穿所述第一半导体衬底。 其中，所述集成电路还包括位于所述第一半导体衬底的第四区域的硅通孔，所述硅通孔贯穿所述第一体介电层位于所述第一半导体衬底的第四区域的部分。 其中，所述集成电路还包括位于所述第一体介电层位于所述第一半导体衬底的第五区域的部分的上方的集成无源器件。 其中，所述集成无源器件包括电容和/或电感。 本专利技术实施例二提供一种集成电路的制造方法，所述方法包括: 步骤SlOl:提供第一半导体衬底，在所述第一半导体衬底内形成位于所述第一半导体衬底的第三区域且距所述第一半导体衬底的第一表面的距离为第一距离的岛状水平隔离层； 步骤S102:在所述第一半导体衬底的第一区域和第三区域分别形成的第一组浅沟槽隔离和第二组浅沟槽隔离，在所述第一半导体衬底的第二区域形成第一组深沟槽隔离，其中，所述第一组浅沟槽隔离靠近所述第一半导体衬底的与所述第一表面相对的第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离，所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离，所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离，所述第二距离大于所述第一距离； 步骤S103:在所述第一半导体衬底的第一区域、第二区域和第三区域分别形成第一组晶体管、第二组晶体管和第三组晶体管，其中，所述第一组晶体管、第二组晶体管和第三组晶体管均位于所述第一半导体衬底的第一表面一侧； 步骤S104:从所述第一半导体衬底的第二表面对所述第一半导体衬底进行刻蚀，以在所述第三区域形成露出所述岛状水平隔离层的第一沟槽，其中所述第二表面是与所述第一表面相对的表面； 步骤S105:在所述第一沟槽中填充介电材料并进行平坦化处理，以形成包括位于所述第一区域、第二区域和第三区域的部分的第一体介电层。 其中，所述第一组晶体管为低压MOS晶体管，所述第二组晶体管为高压MOS晶体管。进一步的，所述第二组晶体管为横向扩散MOS晶体管。 其中，所述第三组晶体管为全耗尽型MOS晶体管。 其中，在所述步骤S103和所述步骤S104之间还包括步骤S1034: 进行后段制程工艺以在所述第一半导体衬底的所述第一表面形成金属互连结构。 其中，形成所述岛状水平隔离层的方法包括:从所述第一半导体衬底的所述第二表面对所述第一半导体衬底进行非硅离子注入以在所述第一半导体衬底的第一深度位置处形成非硅离子层，其中所述非硅离子包括氧离子、碳离子、氮离子或它们之中至少两者的组合。 其中，在所述形成非硅离子层的步骤之后，还包括对所述第一半导体衬底进行高温处理的步骤。 其中，在所述步骤S1034与所述步骤S104之间还包括如下步骤: 步骤S10341:在所述第一半导体衬底的所述第一表面接合作为承载衬底的第二半导体衬底； 步骤S10342:对所述第一半导体衬底的所述第二表面进行减薄处理以使得减薄处理后的第一半导体衬底的第二表面距所述第一半导体衬底的第一表面的距离为第三距离，所述第三距离大于或等于所述第二距离。 其中，在所述步骤SlOl中，在形成所述岛状水平隔离层之前，在所述第一半导体衬底内本文档来自技高网...

【技术保护点】
一种集成电路，其特征在于，包括：第一半导体衬底、位于所述第一半导体衬底的第二表面上的第一体介电层以及分别位于所述第一半导体衬底的第一表面的第一区域、第二区域和第三区域的第一组晶体管、第二组晶体管和第三组晶体管，其中，位于所述第一区域的所述第一组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第一区域的部分所隔离，其中所述第一组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离，所述第一体介电层位于所述第一区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离；位于所述第二区域的所述第二组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组深沟槽隔离所隔离，底部由所述第一体介电层位于所述第二区域的部分所隔离，其中所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第二距离，所述第一体介电层位于所述第二区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第二距离；位于所述第三区域的所述第三组晶体管中的各个晶体管之间由位于第一半导体衬底内的第二组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第三区域的部分所隔离，其中所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离，所述第一体介电层位于所述第三区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离；其中，所述第二距离大于所述第一距离。...

【技术特征摘要】
1.一种集成电路，其特征在于，包括:第一半导体衬底、位于所述第一半导体衬底的第二表面上的第一体介电层以及分别位于所述第一半导体衬底的第一表面的第一区域、第二区域和第三区域的第一组晶体管、第二组晶体管和第三组晶体管，其中， 位于所述第一区域的所述第一组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第一区域的部分所隔离，其中所述第一组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离，所述第一体介电层位于所述第一区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离； 位于所述第二区域的所述第二组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组深沟槽隔离所隔离，底部由所述第一体介电层位于所述第二区域的部分所隔离，其中所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第二距离，所述第一体介电层位于所述第二区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第二距离； 位于所述第三区域的所述第三组晶体管中的各个晶体管之间由位于第一半导体衬底内的第二组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第三区域的部分所隔离，其中所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离，所述第一体介电层位于所述第三区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离； 其中，所述第二距离大于所述第一距离。2.如权利要求1所述的集成电路，其特征在于，所述第一组晶体管为低压MOS晶体管，所述第二组晶体管为高压MOS晶体管。3.如权利要求1所述的集成电路，其特征在于，所述第三组晶体管为全耗尽型MOS晶体管。4.如权利要求2所述的集成电路，其特征在于，所述第二组晶体管为横向扩散MOS晶体管。5.如权利要求1至4任一项所述的集成电路，其特征在于，所述第一体介电层还包括位于所述第一半导体衬底的第四区域和第五区域的部分，其中，所述第一体介电层位于所述第一半导体衬底的第四区域和第五区域的部分贯穿所述第一半导体衬底。6.如权利要求5所述的集成电路，其特征在于，所述集成电路还包括位于所述第一半导体衬底的第四区域的硅通孔，所述硅通孔贯穿所述第一体介电层位于所述第一半导体衬底的第四区域的部分。7.如权利要求5所述的集成电路，其特征在于，所述集成电路还包括位于所述第一体介电层位于所述第一半导体衬底的第五区域的部分的上方的集成无源器件。8.如权利要求7所述的集成电路，其特征在于，所述集成无源器件包括电容和/或电感。9.一种集成电路的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供第一半导体衬底，在所述第一半导体衬底内形成位于所述第一半导体衬底的第三区域且距所述第一半导体衬底的第一表面的距离为第一距离的岛状水平隔离层； 步骤S102:在所述第一半导体衬底的第一区域和第三区域分别形成第一组浅沟槽隔离和第二组浅沟槽隔离，在所述第一半导体衬底的第二区域形成第一组深沟槽隔离，其中，所述第一组浅沟槽隔离靠近所述第一半导体衬底的与所述第一表面相对的第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离，所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离，所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离，所述第二距离大于所述第一距离； 步骤S103:在所述第一半导体衬底的第一区域、第二区域和第三区域分别形成第一组晶体管、第二组晶体管和第三组晶体管，其中，所述第一组晶体管、第二组晶体管和第三组晶体管均位于所述第一半导体衬底的第一表面一侧； ...

【专利技术属性】
技术研发人员：黄河，克里夫·德劳利，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31