用于二嵌段聚合物的超薄对准壁制造技术

本发明专利技术涉及用于二嵌段聚合物的超薄对准壁。根据本发明专利技术的一种方法包括提供具有厚壁阵列的预规则化衬底、在预规则化衬底上沉积共形层、从厚壁和壁之间的间隔的顶部蚀刻共形层，并蚀刻厚壁同时留下共形层的薄壁。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及用于二嵌段聚合物的超薄对准壁。根据本专利技术的一种方法包括提供具有厚壁阵列的预规则化衬底、在预规则化衬底上沉积共形层、从厚壁和壁之间的间隔的顶部蚀刻共形层，并蚀刻厚壁同时留下共形层的薄壁。【专利说明】用于二嵌段聚合物的超薄对准壁本申请是国际申请号为PCT/US2009/064448，国际申请日为2009年11月13日，进入中国国家阶段申请号为200980145649.X，专利技术名称为“用于二嵌段聚合物的超薄对准壁”的专利技术专利申请的分案申请。
技术介绍
超顺磁效应对继续提高盘驱动器的面密度和存储容量构成严重挑战。规避由此施加的密度限制的最有发展前途的方法之一是使用规则介质。在常规的介质中，磁性记录层是自然地形成起独立磁性元件作用的纳米级晶粒的随机马赛克的磁性合金的薄膜。每个记录的位由这些随机晶粒中的多个组成。在图案和介质中，磁性层被创建为高度统一的岛的有序阵列，每个岛能储存单个位。 在常规介质中，在盘的圆形轨道上制造位单元。每个位单元包括多个微小的磁性晶粒。每个晶粒表现得像一个独立的磁体，在数据写过程期间可由写磁头使它的磁化倒转。这些晶粒是不规则形状的且随机定向。如果晶粒的尺寸相对于位单元的尺寸小，则磁性转变足够直接从而容易检测到相邻的位单元之间的边界。然而，缩小位单元以提高面密度而不缩小晶粒尺寸使磁性转变更难以检测。 解决这个问题的传统方案是缩小晶粒尺寸。然而，存在实际限制。很小的晶粒的磁化是不稳定的。根据超顺磁效应，如果晶粒体积和它的各向异性能的乘积低于某个数值，那么晶粒的磁化能够自发倒转。其结果是数据丢失。 在规则介质中，每个位被储存在单个特意形成的磁性切换体中。这可以是一个晶粒或若干交换体耦合晶粒，而不是随机去耦晶粒的集合。沿着具有规则间距的圆形轨道形成单切换体磁性岛。磁性转变不再在随机晶粒之间弯曲，而是在精确定位的岛之间有明显边界。
技术实现思路
本专利技术的实施例提供一种方法，包括提供具有厚壁的阵列的预规则化衬底、在预规则化衬底上沉积共形层(conforming layer)、从厚壁和壁之间的间隔的顶部蚀刻共形层，并蚀刻厚壁同时留下共形层的薄壁。 在以下详细描述中，仅通过对构想为用于实施本专利技术的最佳模式的说明来示出和描述本专利技术的优选实施例。如将要认识到的那样，本专利技术能具有其它和不同的实施例，且本专利技术的细节能够在各个明显的方面进行修改，这些修改都不背离本专利技术。因此，附图和描述被认为本质上是说明性而非限制性的。 附图简沭 图1是根据本专利技术的一个方面的制造规则存储介质的方法的示意图。 图2a是根据本专利技术的一个方面的制造用于对准二嵌段共聚物的薄壁的方法的步骤的示意图。 图2b是根据本专利技术的一个方面的制造用于对准二嵌段共聚物的薄壁的方法的步骤的示意图。 图2c是根据本专利技术的一个方面的制造用于对准二嵌段共聚物的薄壁的方法的步骤的示意图。 图2d是根据本专利技术的一个方面的制造用于对准二嵌段共聚物的薄壁的方法的步骤的示意图。 图3是根据本专利技术的一个方面的制造硬掩模的方法的步骤的平面图。 图4是根据本专利技术的一个方面的制造硬掩模的方法的步骤的平面图。 图5是根据本专利技术的一个方面的制造硬掩模的方法的步骤的平面图。 图6是根据本专利技术的一个方面的制造硬掩模的方法的步骤的平面图。 图7a是根据本专利技术的一个方面的制造纳米压模的方法的步骤的示意图。 图7b是根据本专利技术的一个方面的制造纳米压模的方法的步骤的示意图。 图7c是根据本专利技术的一个方面的制造纳米压模的方法的步骤的示意图。 图7d是根据本专利技术的一个方面的制造纳米压模的方法的步骤的示意图。 图7e是根据本专利技术的一个方面的制造纳米压模的方法的步骤的示意图。 图7f是根据本专利技术的一个方面的制造纳米压模的方法的步骤的示意图。 图7g是根据本专利技术的一个方面的制造纳米压模的方法的步骤的示意图。 图7h是根据本专利技术的一个方面的制造纳米压模的方法的步骤的示意图。 图7i是根据本专利技术的一个方面的制造纳米压模的方法的步骤的示意图。 详细描沭 本专利技术的实施例提供一种方法，包括提供具有厚壁的阵列的预规则化衬底、在预规则化衬底上沉积共形层、从厚壁和壁之间的间隔的顶部蚀刻共形层、以及蚀刻厚壁同时留下共形层的薄壁。 本专利技术的另一实施例包括一种器件，该器件包括衬底和在衬底上的薄壁阵列，其中薄壁具有约5nm或更小的厚度。 本专利技术的另一实施例包括一种器件，该器件包括衬底、衬底上的图案转移层和在图案转移层中的孔阵列，其中孔与无孔区域的阵列对准，以及其中无孔区域具有约5nm或更小的厚度。 示例 图1示出了所提出的用于制造规则介质100的一种方法。将可UV固化的光致抗蚀剂120的薄层涂在衬底110的表面上。然后，将透明的硬掩模(或压模)130压入光致抗蚀剂层120。在硬掩模130与抗蚀剂相接触的同时，示出UV光140穿过硬掩模130到衬底110上。光致抗蚀剂120硬化，从而产生与硬掩模130的表面匹配的硬化光致抗蚀剂125的凹凸图案。接着，典型地利用反应离子蚀刻等离子150蚀刻规则化抗蚀剂125，从而在衬底110中产生柱阵列。然后，在经蚀刻衬底的表面上沉积磁记录材料170。在柱阵列的顶部的磁性材料形成离散的磁性岛160。因为离写磁场太远,所以在柱底部的基磁性材料165在记录过程中不起作用。 图2a到2d示出根据本专利技术的一个方面的制造用于对准二嵌段共聚物的薄壁的方法。在该实施例中，提供了包括衬底210、图案转移层220、蚀刻停止层230以及规则化厚壁240的预规则化衬底200 (图2a)。典型地，规则化厚壁240大约50nm到10nm厚，但是，规则化厚壁240可能更大。预规则化衬底200可通过传统的半导体工艺制造。这些工艺包括，但不限于，化学气相沉积(CVD)、有机金属化学气相沉积(OMCVD)、物理气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、液相外延(LPE)、化学蚀刻、反应离子蚀刻(RIE)、等离子蚀刻、光刻和离子束光刻。 将共形层250沉积在预规则化衬底200上(图2b)。共形层可通过任何提供基本上均匀厚度的沉积技术来沉积。优选共形层沿着规则化厚壁240侧壁的厚度均匀。沉积技术包括但不限于CVD、OMCVD、PVD、ALD、MBE和LPE。在本专利技术的一个方面中，图案转移层220包括S1x，蚀刻停止层230包括Cr，规则化厚壁240包括Al，以及共形层250包括SiN。这些成分仅作为示例且不旨在限制。 在下一步骤中(图2c)，将共形层250从规则化厚壁240和蚀刻停止层230的顶部蚀刻掉。但是，沿着规则化厚壁240的侧壁的共形层材料保留。这制造出共形层材料的薄壁 260。 在本专利技术的这个实施例的最后步骤中，规则化厚壁240优先被蚀刻掉。这产生共形层材料的薄壁260的阵列。 优先的蚀刻可通过任何适合的方法执行，例如RIE。薄壁260的厚度由共形膜沉积工艺确定且可以非常薄。优选地，薄壁260的厚度可大约为5nm或更小。更优选地，薄壁260的厚度可大约为3nm或更小。甚至更优选地，薄壁260的厚度可大约为Inm或更小。 图3-6示出了本专利技术的另一实施例。具体地，图3-6示出根据本专利技术的一本文档来自技高网...

【技术保护点】
一种方法，包括：在预规则化衬底上形成多个壁；在一对或多对相邻的所述壁之间形成一个或多个畴；以及使用所述壁和所述畴作为抗蚀剂图案来蚀刻所述衬底以形成压印印模。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李金杨，D·S·阔，D·布切尔，K·佩霍斯，
申请(专利权)人：希捷科技有限公司，
类型：发明
国别省市：美国;US