在设置于p型块状基板(1)的正面侧的n-扩散区域(2)的表面层，选择性地设置有p扩散区域(3)。对n-扩散区域(2)施加电源电位(VB)，其上配置有高端驱动电路的PMOS(12)和钳位用PMOS(14)。对p扩散区域(3)施加中间电位(VS)，其上配置有高端驱动电路的NMOS(13)。高端驱动电路以中间电位(VS)为基准电位，以中间电位(VS)与电源电位(VB)之间的电位进行动作。钳位用PMOS(14)的阈值电压为-0.1V～-0.6V左右。钳位用PMOS(14)的p+源极区域(41)和栅电极(46)与VB电极(2b)连接。钳位用PMOS(14)的p+漏极区域(42)与VS电极(3b)连接。由此，能够防止因浪涌而导致的破坏。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】在设置于p型块状基板(1)的正面侧的n-扩散区域(2)的表面层，选择性地设置有p扩散区域(3)。对n-扩散区域(2)施加电源电位(VB)，其上配置有高端驱动电路的PMOS(12)和钳位用PMOS(14)。对p扩散区域(3)施加中间电位(VS)，其上配置有高端驱动电路的NMOS(13)。高端驱动电路以中间电位(VS)为基准电位，以中间电位(VS)与电源电位(VB)之间的电位进行动作。钳位用PMOS(14)的阈值电压为-0.1V～-0.6V左右。钳位用PMOS(14)的p+源极区域(41)和栅电极(46)与VB电极(2b)连接。钳位用PMOS(14)的p+漏极区域(42)与VS电极(3b)连接。由此，能够防止因浪涌而导致的破坏。【专利说明】半导体装置
本专利技术涉及半导体装置。
技术介绍
以往，在产业用逆变器中，作为构成电力变换用电桥电路的IGBT(绝缘栅型双极 型晶体管）等开关元件的栅极驱动中所使用的半导体元件，公知的有将输入侧和输出侧电 绝缘的变压器和光电耦合器。另外，近年来，为了降低成本，在低容量逆变器中主要使用不 将输入侧和输出侧电绝缘的高耐压IC(HVIC)(例如，参照下述非专利文献1、2)。 对以往的1?耐压1C的电路构成进彳丁说明。图23是表不以往的1?耐压1C的电路 图。图23所不的高耐压1C 200是驱动用于构成电力变换用电桥电路的一个相的第一 IGBT 101、第二IGBT 102的电路。第一 IGBT 101、第二IGBT102在高压的主电源（正极侧）Vdc 与作为该主电源的负极侧的接地电位GND之间以串联的方式连接。VS端子与第一 IGBT 101 和第二IGBT 102的连接点105连接。连接点105是由第一 IGBT 101、第二IGBT 102构成 的电桥电路的输出点。 高耐压1C 200 -般具备高端驱动电路110、低端驱动电路（未图示）、电平移位器 115、控制电路116。高端驱动电路110具备栅极驱动电路111、电平移位电阻119等。栅极 驱动电路111由高压侧的P沟道M0SFET (绝缘栅型场效应晶体管，以下称为PM0S) 112和低 压侧的η沟道M0SFET (以下称为NM0S)113以互补的方式连接的CM0S(互补型M0S)电路构 成。符号103、104、117为FWD (续流二极管）。 控制电路116以接地电位GND为基准进行动作，生成用于导通、截止第一 IGBT 101 的低电平的导通、截止信号、和用于导通、截止第二IGBT 102的低电平的导通、截止信号。 电平移位器115将由控制电路116生成的低电平的导通、截止信号变换成输入到第一 IGBT 101的栅极的高电平的导通、截止信号。 对驱动高压侧的第一 IGBT 101时的高耐压1C 200的动作进行说明。通过控制电 路116生成用于导通、截止第一 IGBT 101的低电平的导通、截止信号。该低电平的导通、 截止信号通过电平移位器115变换成高电平的导通、截止信号后，被输入到高端驱动电路 110。高端驱动电路110以中间电位VS为基准电位，以中间电位VS与电源电位VB之间的 电位进行动作。电源电位VB比中间电位VS例如高15V左右。 从控制电路116输入到高端驱动电路110的导通、截止信号经由NOT电路及其后 段的栅极驱动电路111被输入到高压侧的第一 IGBT 101的栅极。第一 IGBT 101基于来自 控制电路116的导通、截止信号进行导通、截止。在高耐压1C 200的动作过程中，施加在VS 端子的中间电位VS在0V至Vdc之间变动。 作为以低成本制作（制造）这样的高耐压1C 200的方法，能够使用低廉的块状基 板，并且适用不需要特别的元件分离工艺的使用了自分离技术的1C工艺。对通过自分离型 1C工艺而制成的商耐压1C 200的结构进彳丁说明。图24是不意性地表不以往的商耐压1C 的平面结构的俯视图。图25是表示图24的切断线AA-AA'处的剖面结构的剖视图。 如图24、25所示，在p型块状基板201上设置有配置了高端驱动电路的高端驱动 电路区域210、包围高端驱动电路区域210的高耐压分离区域215、包围高耐压分离区域215 的低端区域216。在高耐压分离区域215配置有电平移位器115。低端区域216是不包括 高端驱动电路区域210和高耐压分离区域215的形成有电平移位器115的部分的部分。在 低端区域216,配置有控制电路116。高端驱动电路区域210通过高耐压分离区域215与低 端区域216分离，能够施加比低端区域216高600V以上的电位。 在P型块状基板201的表面层，选择性地形成有ιΓ扩散区域202。ιΓ扩散区域202 从高端驱动电路区域210横跨高耐压分离区域215而设置。在ιΓ扩散区域202上，在高端 驱动电路区域210形成有高端驱动电路。具体而言，在ιΓ扩散区域202的表面层，形成有 构成栅极驱动电路的横型的PM0S 212和横型的NM0S 213。 NM0S 213形成于设置在ιΓ扩散区域202的表面层的pi广散区域203。另外，在ρ 型块状基板201的表面层的ιΓ扩散区域202的外侧，在低端区域216内设置有f区域204。 对P型块状基板201和p_区域（以下，称为p_GND区域）204施加接地电位GND。对n_扩散 区域202施加高端电源电位VB。对pi广散区域203施加中间电位VS。 作为这样的高耐压1C，提出了如下的装置，即在同一个外部导电型半导体基板上 具备高电位栅极驱动电路部和电平移动电路部，在上述高电位栅极驱动电路部至少形成一 个横型M0SFET，在上述半导体基板的主表面沿平行方向选择性地且在上述横型M0SFET的 源极区域和漏极区域的下方具有寄生元件抑制用的埋入绝缘膜（例如，参照下述专利文献 1)。 另外，作为其它的高耐压1C，提出了以下的装置。具备作为在输入输出端子与接地 端子之间连接的静电保护电路的sgPMOS晶体管。晶体管的源极和栅极与输入输出端子连 接，漏极与接地端子连接。晶体管的漏极具备由第一 P型漏极扩散层和第二P型漏极扩散 层构成的双重扩散结构（例如，参照下述专利文献2)。 另外，作为其它的高耐压1C，提出了以下的装置。包括规定了形成有高耐压元件的 高耐压元件区域和形成有低耐压元件的低耐压元件区域的f半导体基板。在f半导体基 板上，形成有n+埋入扩散层、ιΓ外延层（例如，参照下述专利文献3 (第0003段，附图5))。 现有技术文献 专利文献 专利文献1:日本特开2008-288476号公报 专利文献2:日本特开2009-105392号公报 专利文献3:日本特开2007-220766号公报 非专利文献 非专利文献 1: Τ. FUJIHIRA,其他 4 名，Proposal of New Interconnection Technique for Very High-Voltage 1C's, Japanese Journal of Applied Physics,1996 年11月，第35卷（第一版），第11号，ρ· 5本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，具备：第一导电型的半导体层；第二导电型的第一半导体区域，设置于所述半导体层的表面层，并施加有第一电位；第一导电型的第二半导体区域，设置于所述第一半导体区域的内部，并施加有第二电位；电路，设置于所述第一半导体区域和所述第二半导体区域，将所述第二电位作为基准电位，并以所述第二电位与比所述第二电位高的所述第一电位之间的电位动作；绝缘栅型场效应晶体管，具有选择性地设置于所述第一半导体区域的内部的第一导电型的源极区域、选择性地设置于所述第一半导体区域的内部的第一导电型的漏极区域、以及在所述第一半导体区域的被所述源极区域和所述漏极区域夹住的部分的表面隔着栅极绝缘膜设置的栅电极，所述绝缘栅型场效应晶体管的阈值电压为‑0.1V～‑0.6V，所述源极区域和所述栅电极与所述第一半导体区域电连接，所述漏极区域与所述第二半导体区域电连接。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：上西显宽，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP
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