半导体整合装置制造方法及图纸

本发明专利技术公开一种半导体整合装置，包含有一基底、多个主动鳍片、以及多个第一保护鳍片。该基底上至少定义有一主动区域，该多个主动鳍片设置于该主动区域内，而该多个第一保护鳍片环绕该主动区域，且该多个主动鳍片与该多个第一保护鳍片皆沿一第一方向延伸。

【技术实现步骤摘要】
【专利摘要】本专利技术公开一种半导体整合装置，包含有一基底、多个主动鳍片、以及多个第一保护鳍片。该基底上至少定义有一主动区域，该多个主动鳍片设置于该主动区域内，而该多个第一保护鳍片环绕该主动区域，且该多个主动鳍片与该多个第一保护鳍片皆沿一第一方向延伸。【专利说明】半导体整合装置
本专利技术涉及一种半导体整合装置，尤其是涉及一种包含鳍式场效晶体管(FinField effect transistor,以下简称为FinFET)元件与保护结构的半导体整合装置。
技术介绍
当元件发展至65纳米技术世代后，使用传统平面式的金属氧化物半导体(metal-oxide-semiconductor, M0S)晶体管制作工艺难以持续微缩，因此,现有技术提出以立体或非平面(non-planar)多栅极晶体管元件如FinFET元件取代平面晶体管元件的解决途径。 现有FinFET元件先利用蚀刻等方式图案化一基板表面的硅层，以于基板中形成一鳍片状的硅薄膜(图未示)，并于硅薄膜上形成包覆部分硅薄膜的绝缘层，随后形成包覆部分绝缘层与部分硅薄膜的栅极，最后再通过离子注入制作工艺与回火制作工艺等步骤于未被栅极包覆的鳍片状的硅薄膜中形成源极/漏极。由于FinFET元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性。此外，当FinFET元件设置于娃覆绝缘(silicon-on-1nsulator, SOI)基底上时,传统隔离技术如浅沟隔离(shallowtrench isolat1n)等可省却。更重要的是，由于FinFET元件的立体结构增加了栅极与鳍片状的硅基体的接触面积，因此可增加栅极对于通道区域的载流子控制，从而降低小尺寸元件面临的由源极引发的能带降低(drain induced barrier lowering,DIBL)效应以及短通道效应(short channel effect)。此外，由于FinFET元件中同样长度的栅极具有更大的通道宽度，因此可获得加倍的漏极驱动电流。 虽然FinFET元件可获得较高的漏极驱动电流，但FinFET元件仍然面对许多待解决的问题。举例来说，FinFET元件的鳍片结构因具有纤长的轮廓特征，所以非常容易受到物理性或电性的外力影响，甚或因上述外力导致毁损。是以，FinFET元件的鳍片结构一直都需要有效的保护结构。
技术实现思路
因此，本专利技术的一目的在于提供一包含半导体元件以及可有效保护该半导体元件的整合装置。 为达上述目的，本专利技术提供一种半导体整合装置，该半导体整合装置包含有一基底、多个主动鳍片(active fin)、以及多个第一保护鳍片(protecting fin)。该基底上至少定义有一主动区域，该多个主动鳍片设置于该主动区域内，而该多个第一保护鳍片环绕该主动区域，且该多个主动鳍片与该多个第一保护鳍片皆沿一第一方向延伸。 本专利技术另提供一种半导体整合装置，该半导体整合装置包含有一基底、多个主动鳍片、以及多个保护鳍片框(protecting fin frame)。该基底上至少定义有一主动区域,该多个主动鳍片设置于该主动区域内，而该多个保护鳍片框环绕该主动区域。 根据本专利技术所提供的半导体整合装置，于该主动区域内设置用以建构半导体元件的该多个主动鳍片，同时于该主动区域外设置环绕该主动区域的该多个第一保护鳍片或该多个保护鳍片框。通过该多个第一保护鳍片与该多个保护鳍片框的设置，可避免该主动区域内纤长的该多个主动鳍片受到物理性或电性的外力影响。 【专利附图】【附图说明】 图1至图4为本专利技术所提供的一种半导体整合装置的第一较佳实施例的示意图； 图5为第一较佳实施例的一变化型的示意图； 图6为本专利技术所提供的一种半导体整合装置的第二较佳实施例的示意图； 图7为第二较佳实施例的一变化型的示意图； 图8至图9为本专利技术所提供的一种半导体整合装置的第三较佳实施例的示意图； 图10为第三较佳实施例的一变化型的示意图； 图11为本专利技术所提供的一种半导体整合装置的第四较佳实施例； 图12为第四较佳实施例的一变化型的示意图。 符号说明 100、200、300、400 基底 102、202、302、402 主动区域 104、204、304、404 周边区域 110,310a,310b轴心图案 112间隙壁图案 114、214、216、444 空隙 140、240、340、440 主动鳍片 142、242第一保护鳍片 244第二保护鳍片 342、442保护鳍片框 442a最内圈保护鳍片框 444空隙 150,250,350,450 强化结构 160、260、360、460 栅极层、接触插塞、或长形接触窗 Dl第一方向 D2第二方向 【具体实施方式】 请参阅图1至图4，图1至图4为本专利技术所提供的一种半导体整合装置的第一较佳实施例的示意图。如图1所示，本较佳实施例首先提供一基底100，基底100可包含一硅覆绝缘(silicon-on-1nsulator, SOI)基底,如熟悉该项技术的人士所知，SOI基底由下而上可依序包含一娃基底、一底部氧化(bottom oxide, BOX)层、以及形成于底部氧化层上的半导体层，如一具单晶结构的硅层。另外，本较佳实施例提供的基底可包含一块硅(bulksilicon)基底。基底100上定义有一主动区域102与一环绕主动区域102的周边区域104。熟悉该项技术者应知，虽然本较佳实施例中周边区域104环绕主动区域102，但周边区域104与主动区域102的相对关系及大小可根据不同的产品需求而变化，故不限于此。此外，基底100上形成一硬掩模层(图未不)。在本较佳实施例中,硬掩模层包含一复合膜层,可以是一氧化硅层/氮化硅层/氧化硅层的复合膜层，但不限于此。请继续参阅图1。接下来，于硬掩模层上形成多个轴心图案110，轴心图案110可包含多晶硅材料，但不限于此。值得注意的是，某些轴心图案110可如图1所示，横跨周边区域104与主动区域102。 请参阅图2。在基底100上形成轴心图案110之后，于基底100上全面性地形成一材料层如一绝缘层(图未示)，例如但不限于一利用原子层沉积方法(atomic layerdeposit1n,ALD)或化学气相沉积方法(chemical vapor deposit1n,CVD)形成的氮化娃(silicon nitride, SiN)层。熟习该项技术的人士应知,任何蚀刻率不同于轴心图案110的合适材料皆可用以作为本较佳实施例所提供的材料层。接下来，回蚀刻材料层，以于各轴心图案110的侧壁形成多个间隙壁图案112。 请参阅图3。在形成间隙壁图案112之后，进行一蚀刻制作工艺，移除轴心图案110。值得注意的是，本较佳实施例可在此蚀刻制作工艺之前、此蚀刻制作工艺之中或此蚀刻制作工艺之后，移除部分的间隙壁图案112，尤其是轴心图案110头尾两端的间隙壁图案112。更重要的是，本较佳实施例于此蚀刻制作工艺之前、之中或之后切割横跨主动区域102与周边区域104的间隙壁图案112，而于部分间隙壁图案112之间形成空隙(gap) 114。且如图3所示，空隙114形成于主动区域1本文档来自技高网...

【技术保护点】
一种半导体整合装置，包含有：基底，该基底上至少定义有一主动区域；多个主动鳍片(active fin)，设置于该主动区域内，且该多个主动鳍片沿一第一方向延伸；以及多个第一保护鳍片(protecting fin)，环绕该主动区域，且该多个第一保护鳍片沿该第一方向延伸。

【技术特征摘要】

【专利技术属性】
技术研发人员：洪世芳，曹博昭，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71