微处理器及其执行方法技术

本发明专利技术提供一种微处理器及其执行方法。微处理器包括多个处理核，其中每一处理核实例化一各自架构上可见储存资源。上述多个处理核的一第一处理核遇到一架构指令，其使用由上述架构指令所指定的一值指示上述第一处理核更新上述第一处理核的上述各自架构上可见储存资源。为响应遇到上述架构指令，上述第一处理核将上述数值提供给上述多个处理核的每一处理核及使用上述值更新上述第一处理核的上述各自架构上可见储存资源。除了上述第一处理核外的每一处理核在不遇到上述架构指令的情况下使用上述第一处理核所提供的上述值，更新上述第一处理核的上述各自架构上可见储存资源。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种。微处理器包括多个处理核，其中每一处理核实例化一各自架构上可见储存资源。上述多个处理核的一第一处理核遇到一架构指令，其使用由上述架构指令所指定的一值指示上述第一处理核更新上述第一处理核的上述各自架构上可见储存资源。为响应遇到上述架构指令，上述第一处理核将上述数值提供给上述多个处理核的每一处理核及使用上述值更新上述第一处理核的上述各自架构上可见储存资源。除了上述第一处理核外的每一处理核在不遇到上述架构指令的情况下使用上述第一处理核所提供的上述值，更新上述第一处理核的上述各自架构上可见储存资源。【专利说明】
本专利技术有关于一微处理器，且特别有关于每一核即时架构可视储存更新传播。
技术介绍
多核微处理器的增加，主要是因为其提供了在性能上的优势。可能主要是由于半 导体装置几何维度大小迅速的减少，从而增加了晶体管密度。在一微处理器中多核的存在 已产生与一核与其它核通信的需求，以完成各种功能，例如电源管理、高速缓冲存储器管 理、除错及与更多核相关的配置。 传统上，运行在多核处理器上架构的程序（例如，操作系统或应用程序）已使用位 于由所有核架构上可寻址的一系统存储器中的信号量进行通信。这可能足够用于许多目 的，但可能无法提供其它所需的速度、准确度及/或系统层级透明度。
技术实现思路
本专利技术提供一种微处理器。上述微处理器包括多个处理核，其中上述多个处理核 的每一处理核实例化一各自架构上可见储存资源。上述多个处理核的一第一处理核被配置 为遇到一架构指令，其使用由上述架构指令所指定的一值指示上述第一处理核更新上述第 一处理核的上述各自架构上可见储存资源。作为遇到上述架构指令的响应，上述第一处理 核还被配置为将上述数值提供给上述多个处理核的每一处理核及使用上述值更新上述第 一处理核的上述各自架构上可见储存资源。除了上述第一处理核外的上述多个处理核的每 一处理核被配置为在不遇到上述架构指令的情况下使用上述第一处理核所提供的上述值， 更新上述第一处理核的上述各自架构上可见储存资源。 本专利技术由一种在微处理器中所执行的方法，上述微处理器具有多个处理核，其中 上述多个处理核的每一处理核实例化一各自架构上可见储存资源。上述方法包括：由上述 多个处理核的一第一处理核遇到一架构指令，其使用由上述架构指令所指定的一值指示上 述第一处理核更新上述第一处理核的上述各自架构上可见储存资源；由上述第一处理核将 上述数值提供给上述多个处理核的每一处理核，以作为遇到上述架构指令的响应；由上述 第一处理核使用上述值更新上述第一处理核的上述各自架构上可见储存资源，以作为遇到 上述架构指令的响应；以及，由除了上述第一处理核外的上述多个处理核的每一处理核在 不遇到上述架构指令的情况下使用上述第一处理核所提供的上述值，更新上述第一处理核 的上述各自架构上可见储存资源。 本专利技术提供一种在用于一计算机装置中至少一非暂态计算机可用介质所编码的 计算机程序产品，上述计算机程序产品包括指示一微处理器的计算机可用程序码。上述计 算机可用程序码包括用以指示多个处理核的第一程序码，其中上述多个处理核的每一处理 核实例化一各自架构上可见储存资源。上述多个处理核的一第一处理核被配置为遇到一架 构指令，其使用由上述架构指令所指定的一值指示上述第一处理核更新上述第一处理核的 上述各自架构上可见储存资源。作为遇到上述架构指令的响应，上述第一处理核还被配置 为将上述数值提供给上述多个处理核的每一处理核，并使用上述值更新上述第一处理核的 上述各自架构上可见储存资源。除了上述第一处理核外的上述多个处理核的每一处理核被 配置为在不遇到上述架构指令的情况下使用上述第一处理核所提供的上述值，更新上述第 一处理核的上述各自架构上可见储存资源。 本专利技术具有更少的功率消耗。 【专利附图】【附图说明】 图1是显示一多核微处理器的方块图。 图2是显示一控制字、一状态字及一配置字的方块图。 图3是显示一控制单元操作的流程图。 图4是显不另一实施例的微处理器的一方块图。 图5是显示一微处理器操作以转储调试信息的流程图。 图6是显示一根据图5流程图中微处理器的操作示例时序图。 图7A?7B是显示一微处理器执行跨核高速缓冲控制操作的流程图。 图8是显示根据图7A?7B流程图的微处理器操作例子的时序图。 图9是显示微处理器进入一低功率封装C-状态的操作流程图。 图10是显示根据图9流程图一微处理器操作例子的时序图。 图11是根据本专利技术另一实施例的微处理器进入一低功率封装C-状态的操作流程 图。 图12是显示根据图11流程图的微处理器操作一例子的时序图。 图13是显示根据图11流程图的微处理器操作另一例子的时序图。 图14是显示微处理器的动态重新配置的流程图。 图15是显示根据另一实施例中微处理器动态重新配置的流程图。 图16是显示根据图15流程图的微处理器操作一例子的时序图。 图17是显示在图1中硬件信号量118的一方块图。 图18是显示当一核102读取硬件信号量118的操作流程图。 图19是显示当一核写入硬件信号量的操作流程图。 图20是显示当微处理器使用硬件信号量以执行需一资源独占所有权的操作流程 图。 图21是显示根据图3流程图的核发出非睡眠同步请求操作一例子的时序图。 图22是显示配置微处理器的一程序流程图。 图23是显示根据另一实施例中配置微处理器的一程序流程图。 图24是显示根据另一实施例的一多核微处理器的方块图。 图25是显示一微码修补架构的方块图。 图26A?26B是显示图24中该微处理器以传播图25的一微码修补至该微处理器 的多核的一操作流程图。 图27是显不根据图26A?26B流程图的一微处理器操作的一例子的时序图。 图28是显示根据另一实施例的一多核微处理器的方块图。 图29A?29B是显不根据另一实施例的图28中该微处理器用以传播一微码修补 至该微处理器的多个核的一操作流程图。 图30是显示图24的微处理器用以修补一服务处理器程序码的流程图。 图31是显示根据另一实施例的一多核微处理器的方块图。 图32是显示图31中该微处理器用以传播一 MTRR更新至该微处理器的多个核的 一操作流程图。 其中，附图中符号的简单说明如下： 100 :多核微处理器；102A、102B、102N:核A、核B、核N;103 :非核；104 :控制单元； 106 :状态暂存器；108A、108B、108C、108D、108N:同步暂存器；108E、108F、108G、108H :影子 同步暂存器；114 :熔断器；116 :专用随机存取存储器；118 :硬件信号量；119 :共享高速缓 冲存储器；122A、122B、122N :时脉信号；124A、124B、124N :中断信号；126A、126B、126N :数 据信号；128A、128B、128N :电能控制信号；202 :控制字；204 :唤醒事件；206 :同步控制； 208 :电源闸；212 :睡眠；214 :选择性唤醒；222 :S 本文档来自技高网...

【技术保护点】
一微处理器，其特征在于，包括：多个处理核，其中上述多个处理核的每一处理核实例化一各自架构上可见储存资源；其中，上述多个处理核的一第一处理核被配置为：遇到一架构指令，其使用由上述架构指令所指定的一值指示上述第一处理核更新上述第一处理核的上述各自架构上可见储存资源；以及作为遇到上述架构指令的响应，将上述数值提供给上述多个处理核的每一处理核，并且使用上述值更新上述第一处理核的上述各自架构上可见储存资源，除了上述第一处理核外的上述多个处理核的每一处理核被配置为在不遇到上述架构指令的情况下使用上述第一处理核所提供的上述值，更新上述第一处理核的上述各自架构上可见储存资源。

【技术特征摘要】
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【专利技术属性】
技术研发人员：G·葛兰·亨利，史蒂芬·嘉斯金斯，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾;71