自对准双图形工艺制造技术

本发明专利技术提出一种自对准双图形工艺，在形成待刻蚀层条之后，去除第二掩膜层图形的两端之前，先在所述半导体衬底以及第二掩膜层图形的表面形成保护层，由于保护层能够遮挡住所述半导体衬底，因此能够在去除第二掩膜层图形的两端时对所述半导体衬底起到保护作用，从而避免刻蚀对半导体衬底造成损伤，提高了半导体晶圆的良率。

【技术实现步骤摘要】
自对准双图形工艺
本专利技术涉及半导体制造领域，尤其涉及一种自对准双图形工艺。
技术介绍
在半导体元件的制造过程中，需要应用多种单独工艺，例如，光刻、沉积、蚀刻、清洗工艺等。目前，随着半导体器件中构成元件的集成密度的增加，这类元件的版图设计规则逐渐缩小并且其容差也变得极其严格，而缩小的设计规则又要求例如在光刻工艺中所使用的图案的间距缩小才能刻蚀形成集成密度更高的半导体元件。设计规则和图案间距的缩小开始挑战常规光刻设备的分辨率精度，事实上，现在使用的设计规则所要求的光刻分辨率精度已经超过了一些常规工艺设备所能够提供的精度。此时，为了生产出集成密度更高的半导体元件就需要通过提升工艺的手段实现。目前，通常采用自对准双图形工艺来实现上述目的。具体的，请参考图1a至图1d，现有的自对准双图形工艺包括以下步骤：首先，提供半导体衬底10，在所述半导体衬底10上形成待刻蚀层11；在所述待刻蚀层11上形成密度较低的第一掩膜层图形20，如图1a以及2a所示；接着，在所述待刻蚀层11的表面以及所述第一掩膜层图形20的侧面和顶面形成第二掩膜层30，如图1b以及2b所示，其中，图2b中的第一掩膜层图形20(图中虚线所示)实际上被所述第二掩膜层30全部包围；接着，刻蚀去除所述第一掩膜层图形20以及其顶面的第二掩膜层30和所述待刻蚀层11表面的第二掩膜层30形成第二掩膜层图形31，所述第二掩膜层图形31即所述第一掩膜层图形20侧面的第二掩膜层，可知，第二掩膜层图形31的密度相对较高，如图1c以及2c所示；接下来，以第二掩膜层图形31为掩膜，刻蚀所述待刻蚀层11，形成密度较高的待刻蚀层条12，如图1d；在形成密度较高的待刻蚀层条12之后，需要刻蚀去除第二掩膜层图形31连接的两端，由于后续需要在所述待刻蚀层条12之间形成填充物，一方面为了避免第二掩膜层图形31连接的两端阻挡填充物填充至所述待刻蚀层条12之间，另一方面为了后续形成的填充物形貌符合工艺要求，因此需要沿着图2c虚线去除第二掩膜层图形31连接的两端，得到如图2d所示的俯视图。然而，经本申请的专利技术人长期研究发现，在进行刻蚀去除第二掩膜层图形31连接的两端时，由于半导体衬底10已经暴露出来，如图1d所示，刻蚀会对所述半导体衬底10造成伤害，从而影响整个半导体元件的良率。
技术实现思路
本专利技术的目的在于提供一种自对准双图形工艺，能够保护半导体衬底不被刻蚀损伤。为了实现上述目的，本专利技术提出一种自对准双图形工艺，包括步骤：提供半导体衬底；在所述半导体衬底上形成待刻蚀层和按第一密度分布的第一掩膜层图形；在所述待刻蚀层的表面以及第一掩膜层图形的顶面和侧面形成第二掩膜层；刻蚀去除所述第一掩膜层以及其顶面的第二掩膜层和形成在所述待刻蚀层表面的部分第二掩膜层，得到第二掩膜层图形，所述第二掩膜层图形按第二密度分布；以所述第二掩膜层图形为掩膜，刻蚀所述待刻蚀层，形成待刻蚀层条；在所述半导体衬底以及第二掩膜层图形的表面形成保护层；以所述保护层为掩膜，刻蚀去除第二掩膜层图形的两端，使第二掩膜层图形彼此独立；去除所述保护层。进一步的，所述第一密度小于第二密度。进一步的，在刻蚀所述待刻蚀层之后，形成所述保护层之前，在所述待刻蚀层条之间形成侧墙。进一步的，所述侧墙的材质为氮化硅、氧化硅或氮化硅与氧化硅的组合。进一步的，在形成保护层之后，刻蚀去除第二掩膜层图形的两端之前，采用回刻蚀去除部分保护层。进一步的，所述回刻蚀为干法刻蚀或湿法刻蚀。进一步的，所述保护层为有机物或介电质。进一步的，所述有机物的材质为底部抗反射层或光阻。进一步的，所述有机物采用旋涂方式形成。进一步的，所述介电质的材质为氧化硅、氮化硅或碳化硅。进一步的，在形成保护层之后，采用回刻蚀之前，使用化学机械研磨工艺对所述保护层进行研磨。进一步的，所述介电质采用化学气相沉积方式形成。进一步的，所述半导体衬底中设有浅沟槽隔离。进一步的，所述第一掩膜层的材质为光阻。进一步的，所述第二掩膜层的材质为氮化硅。进一步的，所述待刻蚀层的材质为多晶硅。进一步的，采用灰化工艺或刻蚀工艺去除所述保护层与现有技术相比，本专利技术的有益效果主要体现在：在形成待刻蚀层条之后，去除第二掩膜层图形的两端之前，先在所述半导体衬底以及第二掩膜层图形的表面形成保护层，由于保护层能够遮挡住所述半导体衬底，因此能够在去除第二掩膜层图形的两端时对所述半导体衬底起到保护作用，从而避免刻蚀对半导体衬底造成损伤，提高了半导体晶圆的良率。附图说明图1a至图1d为现有技术自对准双图形工艺过程中的结构的剖面示意图；图2a为现有技术自对准双图形工艺过程中形成第一掩膜图形的俯视图；图2b为现有技术中自对准双图形工艺过程中形成第二掩膜层的俯视图；图2c为现有技术中自对准双图形工艺过程中形成第二掩膜层图形后的俯视图；图2d为现有技术自对准双图形工艺过程中去除第二掩膜层图形两端后的俯视图；图3本专利技术实施例一中自对准双图形工艺的流程图；图4a至图4g为本专利技术实施例一中自对准双图形工艺过程中的结构的剖面示意图；图5a至图5d为本专利技术实施例二中自对准双图形工艺过程中的结构的剖面示意图。具体实施方式以下结合附图和具体实施例对本专利技术提出的自对准双图形工艺作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。实施例一请参考图3，在本实施例中提出一种自对准双图形工艺，包括步骤：S100：提供半导体衬底100；其中，所述半导体衬底100的材质可以为单晶硅、多晶硅、无定形硅、硅锗化合物或绝缘体上硅(SOI)等，在半导体衬底100中还可以形成掺杂区等，此外，半导体衬底100内还可以设有浅沟槽隔离(图未示)。S200：在所述半导体衬底100上依次形成待刻蚀层110和按第一密度分布的第一掩膜层图形200，如图4a所示；在本实施例中，待刻蚀层110的材质为多晶硅，可通过化学气相沉积工艺形成；所述第一掩膜层图形110的材质为光阻，便于后续去除所述第一掩膜层图形110，所述第一掩膜层图形110采用旋涂、曝光、显影等常规的方式形成，本实施例中所述第一掩膜层图形11为均匀分布的条状阵列。S300：在所述待刻蚀层110的表面以及第一掩膜层图形200的顶面和侧面形成第二掩膜层300，使所述第二掩膜层300包围所述第一掩膜层图形200，如图4b所示；其中，所述第二掩膜层300的材质例如为氮化硅，可通过化学气相沉积工艺形成，用于后续作为刻蚀掩膜层。S400：刻蚀去除所述第一掩膜层图形200以及其顶面的第二掩膜层和形成在所述待刻蚀层110表面的部分第二掩膜层300，剩余的第二掩膜层即所述第一掩膜层图形200侧面的第二掩膜层则被保留下来形成第二掩膜层图形310，所述第二掩膜层图形310按第二密度排布，由于刻蚀只去除所述第一掩膜层图形200和在所述待刻蚀层110表面的部分第二掩膜层300，因此会存在所述第二掩膜层图形310的两端存在连接的情况，如图4c所示；其中，所述第一掩膜层图形200的第一密度小于第二掩膜层图形310的第二密度，由此可以通过优化工艺的手段，增加半导体器件中构成元件的集成密度。S500：以第二掩膜层图形310作为掩膜，刻蚀本文档来自技高网...

【技术保护点】
一种自对准双图形工艺，包括步骤：提供半导体衬底；在所述半导体衬底上形成待刻蚀层和按第一密度分布的第一掩膜层图形；在所述待刻蚀层的表面以及第一掩膜层图形的顶面和侧面形成第二掩膜层；刻蚀去除所述第一掩膜层以及其顶面的第二掩膜层和形成在所述待刻蚀层表面的部分第二掩膜层，得到第二掩膜层图形，所述第二掩膜层图形按第二密度分布；以所述第二掩膜层图形为掩膜，刻蚀所述待刻蚀层，形成待刻蚀层条；在所述半导体衬底以及第二掩膜层图形的表面形成保护层；以所述保护层为掩膜，刻蚀去除第二掩膜层图形的两端，使第二掩膜层图形彼此独立；去除所述保护层。

【技术特征摘要】
1.一种自对准双图形工艺，包括步骤：提供半导体衬底；在所述半导体衬底上形成待刻蚀层和按第一密度分布的第一掩膜层图形；在所述待刻蚀层的表面以及第一掩膜层图形的顶面和侧面形成第二掩膜层；刻蚀去除所述第一掩膜层以及其顶面的第二掩膜层和形成在所述待刻蚀层表面的部分第二掩膜层，得到第二掩膜层图形，所述第二掩膜层图形按第二密度分布；以所述第二掩膜层图形为掩膜，刻蚀所述待刻蚀层，形成待刻蚀层条；在所述半导体衬底以及第二掩膜层图形的表面形成保护层；以所述保护层为掩膜，刻蚀去除第二掩膜层图形的两端，使第二掩膜层图形彼此独立；去除所述保护层；其中，在形成保护层之后，刻蚀去除第二掩膜层图形的两端之前，采用回刻蚀去除部分保护层。2.如权利要求1所述的自对准双图形工艺，其特征在于，所述第一密度小于第二密度。3.如权利要求1所述的自对准双图形工艺，其特征在于，在刻蚀所述待刻蚀层之后，形成所述保护层之前，在所述待刻蚀层条之间形成侧墙。4.如权利要求3所述的自对准双图形工艺，其特征在于，所述侧墙的材质为氮化硅、氧化硅或氮化硅与氧化硅的组合。5.如权利要求1所述的自对准双图形工艺，其特征在于，所述回刻蚀为干法刻蚀或湿...

【专利技术属性】
技术研发人员：何其暘，尚飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31