EPROM单元制造技术

本发明专利技术涉及一种寄存器单元，所述寄存器单元包括：一个输出节点(OUT)；至少两个电源节点(VP、GND)；第一闪速晶体管(1201)和第二闪速晶体管(1202)；其中所述寄存器单元被构造成，使得随着所述闪速晶体管中的至少一个中存储的值的变化，所述电源节点中的至少一个可驱动所述输出节点。本发明专利技术还涉及一种包括所述寄存器单元的FPGA。

【技术实现步骤摘要】
【国外来华专利技术】EPROM单元在众多电子应用中，通常必须提供能够以适当电压和/或电流驱动负载的寄存器单元。对于FPGA应用，尤其是这种情况，在FPGA应用中，用于设置FPGA的行为的寄存器单元提供在最终驱动FPGA的输出负载之前可经过多个旁栅(passgate)的信号。因此，需要具有适当驱动电压和/或电流的寄存器单元。通常这避免了对于FPGA应用使用闪速寄存器单元。特别地，已知闪速寄存器单元具有高阻抗并因此具有低驱动电压和/或电流。本专利技术通过提供能够为诸如FPGA设置的应用提供适当驱动电流和/或电压的寄存器单元来解决这个问题。特别地，本申请的实施方式可涉及一种寄存器单元，所述寄存器单元包括：一个输出节点；至少两个电源节点；第一闪速晶体管和第二闪速晶体管；其中，寄存器单元可被构造成，使得随着至少一个闪速晶体管中存储的值的变化，至少一个电源节点可驱动输出节点。这提供了以由电源节点提供且由闪速晶体管控制的电流和电压驱动寄存器单元的输出的有益优点。以此方式，闪速晶体管可保持存储在寄存器单元中的值，而寄存器单元输出的实际驱动电流不是直接由闪速晶体管提供，而是间接通过电源节点提供的。以此方式，可确保寄存器单元输出处的适当电流和/或电压驱动能力。在有利的实施方式中，第一闪速晶体管可连接在第一电源节点和所述输出节点之间，所述第二闪速晶体管可连接在第二电源节点和所述输出节点之间，所述寄存器单元可被构造成，使得流进和/或流出所述输出节点的电流流过所述闪速晶体管中的至少一个。这提供了以下有益优点：以简单且有效方式控制从电源节点到寄存器单元的输出的电流流动，从而减少必要组件的数量。在有利的实施方式中，所述第一闪速晶体管可通过第一晶体管与所述第一电源节点分开并且通过第二晶体管与所述第二电源节点分开，所述第二闪速晶体管可通过第三晶体管与所述第二电源节点分开，其中所述寄存器单元可被构造成，使得通过控制所述第一晶体管和/或所述第二晶体管和/或所述第三晶体管将所述闪速晶体管编程。这提供了以下有益优点：允许使用与用于驱动寄存器单元的输出相同的电流路径将闪速晶体管编程，从而减少将寄存器单元编程所需的组件的数量。在有利的实施方式中，可通过使编程电流经由所述第二晶体管流过所述第一闪速晶体管，将所述第一闪速晶体管编程，和/或可通过使编程电流经由所述第三晶体管流过所述第二闪速晶体管，将所述第二闪速晶体管编程。这提供了以下有益优点：允许只使用三个附加晶体管将两个闪速晶体管编程。在有利的实施方式中，所述寄存器单元还可包括第四晶体管并且所述寄存器单元可被构造成使得所述编程电流进一步流过所述第四晶体管。这提供了以下有益优点：允许在编程模式期间电流流出寄存器单元的路径，而不使用连接到输出节点的路径。此外，本专利技术可涉及一种包括多个旁栅和多个根据之前权利要求中的任一项所述的寄存器单元的FPGA。这提供了以下有益优点：实现了紧凑和规则的FPGA构造，其中，旁栅和FPGA的输出可被寄存器单元直接驱动，而不需要附加的信号中继器。下文中，将使用有利的实施方式并参照附图用示例的方式更详细地描述本专利技术。所描述的实施方式只是如下的可能构造：如上所述，可以彼此独立地实现单个特征或者可以省略单个特征。用相同的参考标号提供附图中示出的相同的元件。可以省略与不同附图中示出的相同元件相关的部分描述。在附图中：图1示意性示出根据本专利技术的实施方式的寄存器单元；图2A示意性示出根据本专利技术的实施方式的图1中的寄存器单元的外部连接；图2B示意性示出根据本专利技术的实施方式的多个寄存器单元的连接；图3示意性示出根据本专利技术的实施方式的使用图1的寄存器单元的查找表的架构。图1示意性示出根据本专利技术的实施方式的寄存器单元1000。寄存器单元1000包括晶体管1101-1105以及闪速晶体管1201和1202。晶体管1101-1105可以是例如高压晶体管。特别地，它们能够操纵10V至20V范围内(优选地，15V)的电压。此外，可通过任何多栅晶体管技术(诸如，背栅在埋入氧化层下方的SOI上的FET、和/或鳍式场效应晶体管、和/或三栅FET等)来实现晶体管1101-1105、1201-1202中的任一个。更具体地，晶体管1101是其源极连接到电源节点VP的P-MOS型晶体管。晶体管1102是其源极连接到电源节点GND的N-MOS晶体管。两个晶体管1101和1102的栅极连接到信号DATA。两个晶体管1101和1102的漏极连接到公共节点1301，公共节点1301本身连接到闪速晶体管1201的漏极/源极。施加到电源节点VP的电压电平高于施加到电源节点GND的电压电平。节点VP和GND之间的电压差可取决于寄存器单元1000执行的操作，如随后将描述的。类似地，晶体管1103是其源极连接到电源节点VP的P-MOS型晶体管。晶体管1104是其源极连接到电源节点GND的N-MOS晶体管。两个晶体管1103和1104的栅极连接到信号DATA'。在寄存器单元1000操作期间，信号DATA'常常与信号DATA的取反形式关联。两个晶体管1103和1104的漏极连接到公共节点1302，公共节点1302本身连接到闪速晶体管1202的漏极/源极。晶体管1105是NMOS型晶体管并且其栅极连接到信号RD'，其源极连接到电源节点GND并且其漏极连接到节点1303，节点1303本身连接到这两个闪速晶体管1201和1202的漏极/源极。尽管在这个特别的实施方式中，NMOS晶体管用于晶体管1105，但本专利技术不限于此，这可通过替代地使用PMOS晶体管或用于将电源节点GND连接到节点1303的任何方式实现。最终，两个闪速晶体管1201和1202的栅极连接到与信号SEL连接的公共节点1304，而公共节点1303连接到寄存器单元1000的输出OUT。在下文中，将针对编程模式、擦除操作、保持模式和读取模式示出寄存器单元1000的行为。在编程模式下，对于将1或0编程到寄存器单元1000，节点VP和GND之间的电压差被设置成范围可在10V至20V内(优选地，15V)的值VPP。针对擦除操作，使用相同的值。然而，本专利技术不限于此并且可替代地使用不同值。为了在寄存器单元1000中设置数字值1，信号被设置为：-DATA＝高-DATA'＝低-SEL＝HV-RD'＝高这里，采用的术语“高”和“低”的含义分别是：就NMOS晶体管而言，“高得足以”导通晶体管并且“低得足以”截止晶体管。对于PMOS晶体管而言，情况相反。术语HV意思是，通过将电荷存储在浮置栅中，当电流正流过晶体管时高得足以允许将闪速晶体管编程的电压电平。通过使用这个信号组合，晶体管1102和1103导通(即，导电)，而晶体管1101和1104截止(即，不导电)。这意味着，节点1301被设置成与施加到节点GND的电压对应的电压值，而节点1302被设置成与施加到节点VP的电压对应的电压值。此外，由于RD'被设置成高，因此晶体管1105导通，从而将节点1303连接到节点GND。同时，通过将SEL信号设置成电压值HV，闪速晶体管1201和1202都导通，即，导电，并且处于可通过将电荷存储到浮置栅中将闪速晶体管1201和1202编程的状态。以此方式，可以改变闪速晶体管1202的阈值电压。特别地，由于节点1301和1303都本文档来自技高网...

【技术保护点】
一种寄存器单元，所述寄存器单元包括：一个输出节点(OUT)；至少两个电源节点(VP、GND)；第一闪速晶体管(1201)和第二闪速晶体管(1202)；其中所述寄存器单元被构造成，使得随着所述闪速晶体管中的至少一个中存储的值的变化，所述电源节点中的至少一个能驱动所述输出节点。

【技术特征摘要】
【国外来华专利技术】2012.03.23 FR 12526011.一种寄存器单元，所述寄存器单元包括：一个输出节点(OUT)；至少两个电源节点(VP、GND)；以及第一闪速晶体管(1201)和第二闪速晶体管(1202)；其中所述第一闪速晶体管(1201)连接在第一电源节点(GND)和所述输出节点(OUT)之间，所述第二闪速晶体管(1202)连接在第二电源节点(VP)和所述输出节点(OUT)之间，所述第一闪速晶体管(1201)通过第一晶体管(1102)与所述第一电源节点(GND)分开并且通过第二晶体管(1101)与所述第二电源节点(VP)分开，所述第二闪速晶体管(1202)通过第三晶体管(1103)与所述第二电源节点(VP)分开；并且其中所述寄存器单元被构造成，使得随着所述闪速晶体管中的至...

【专利技术属性】
技术研发人员：理查德·费朗，
申请(专利权)人：索泰克公司，
类型：发明
国别省市：法国;FR