一种放大器输出限幅电路制造技术

本发明专利技术公开了一种放大器输出限幅电路，包括限幅电路和带共模反馈的全差分运算放大器两部分，该电路巧妙的利用了PMOS管的阈值电压作为限制运放输出幅度的最大幅值，限幅电路PMOS输入管会随着接入到其栅、源两端输出与输入之间的差模电压大小的变化，导通或截止，若差模电压大于PMOS输入管的阈值电压，PMOS管导通，限幅电路工作，该电路具有结构简单，功耗极低且非常便于集成的优点。

【技术实现步骤摘要】

【技术保护点】
一种放大器输出限幅电路，其特征在于，所述电路结构包括限幅电路和带共模反馈的全差分运算放大器两部分，差分输入信号（VIN）接放大器（DIFF_OP）的负输入端，差分输入信号（VIP）接放大器（DIFF_OP）的正输入端，差分输出信号（VON）接放大器（DIFF_OP）的负输出端，差分输出信号（VOP）接放大器（DIFF_OP）的正输出端；第一NMOS管（N1）的漏极与第一PMOS管（P1）的漏极相连，同时接到第一PMOS管（P1）的栅极，还接到第二PMOS管（P2）的栅极，第一NMOS管（N1）的栅极接第二NMOS管（N2）的栅极，同时还接到第二NMOS管（N2）的漏极，第一NMOS管（N1）的源级接地，第二NMOS管（N2）的漏极接第六PMOS管（P6）的漏极，第二NMOS管（N2）的源级接地，第六PMOS管（P6）的栅极接放大器（DIFF_OP）的正输出端（VOP），第六PMOS管（P6）的源级接放大器（DIFF_OP）的负输入端（VIN），第四PMOS管（P4）的漏极接放大器（DIFF_OP）的负输入端（VIN），第四PMOS管（P4）的栅极接第三PMOS管（P3）的栅极，同时还接到第三PMOS管（P3）的漏极，第四PMOS管（P4）的源级接电源（VDD），第三PMOS管（P3）的漏极接第四NMOS管（N4）的漏极，第三PMOS管（P3）的源级接电源（VDD），第四NMOS管（N4）的栅极接第三NMOS管（N3）的栅极，同时接到第三NMOS管（N3）的漏极，第四NMOS管（N4）的源级接地，第三NMOS管（N3）的漏极接第五PMOS管（P5）的漏极，第三NMOS管（N3）源级接地，第五PMOS管（P5）的栅极接放大器（DIFF_OP）的负输出端（VON），第五PMOS管（P5）的源级接放大器（DIFF_OP）的正输入端（VIP），第二PMOS管（P2）的漏极接放大器（DIFF_OP）的正输入端（VIP），第二PMOS管（P2）的源级接电源（VDD）。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王志鹏，
申请(专利权)人：长沙景嘉微电子股份有限公司，
类型：发明
国别省市：湖南;43