一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，包括：提供形成有隔离结构、栅极结构和位于所述栅极结构两侧的侧壁结构的半导体衬底；在所述侧壁结构之间以及所述侧壁结构与所述隔离结构之间的半导体衬底中形成∑状凹槽；在所述∑状凹槽中依次形成嵌入式锗硅层和硅帽层，其中，形成于所述侧壁结构与所述隔离结构之间的∑状凹槽中的硅帽层的顶部的最低处高于所述半导体衬底的表面；回蚀刻所述硅帽层。根据本发明专利技术，在栅极结构和隔离结构之间的半导体衬底中形成自下而上层叠的嵌入式锗硅层和硅帽层时，可以获得顶部平整的硅帽层，有效避免导致PMOS性能下降的负载效应的发生。

【技术实现步骤摘要】
一种半导体器件的制造方法
本专利技术涉及半导体制造工艺，具体而言涉及一种形成具有嵌入式锗硅层的PMOS的方法。
技术介绍
为了提高PMOS的沟道载流子迁移率，在PMOS将要形成源/漏区的部分制作凹槽以形成嵌入式锗硅层的技术已经成为广为关注的热点。由于器件尺寸的按比例缩小，器件沟道的长度也相应缩短，因此，有相关研究指出在PMOS将要形成源/漏区的部分制作侧壁向器件沟道方向内凹的凹槽（即∑状凹槽）可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求；同时，这种凹槽具有在栅极结构两侧的侧壁结构下方较大下切的特点，由此，在这种凹槽中形成的嵌入式锗硅层可以对PMOS的沟道区产生更大的应力。在PMOS的源/漏区中形成嵌入式锗硅的工艺次序为：提供半导体衬底，在半导体衬底上形成栅极结构以及位于栅极结构两侧的侧壁结构→在侧壁结构两侧的半导体衬底中形成∑状凹槽→采用选择性外延生长工艺在∑状凹槽中形成嵌入式锗硅层→在嵌入式锗硅层上形成硅帽层（caplayer），所述硅帽层用于在后续的金属互连之前形成自对准硅化物，同时还可以避免后续工艺造成的嵌入式锗硅层的固有应力的释放。在上述过程中，嵌入式锗硅是通过外延生长的方式形成在∑状凹槽中的，且所述外延生长仅在∑状凹槽中的硅表面进行，因此，如图1所示，对于位于栅极结构101两侧的侧壁结构105与形成于半导体衬底100中的隔离结构102之间的∑状凹槽而言，在其中外延生长嵌入式锗硅层的过程中，靠近隔离结构102的地方不存在硅表面，导致最终形成的嵌入式锗硅层103的顶部具有朝向隔离结构102逐步倾斜的特征，进而造成形成于嵌入式锗硅层103顶部的硅帽层104的顶部并不平整。尽管硅帽层104的厚度很薄且嵌入式锗硅层103的特征尺寸也较小，但是这种在实施现有的嵌入式锗硅工艺时被忽视的负载效应将会造成PMOS性能的下降。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括：提供形成有隔离结构、栅极结构和位于所述栅极结构两侧的侧壁结构的半导体衬底；在所述侧壁结构之间以及所述侧壁结构与所述隔离结构之间的半导体衬底中形成∑状凹槽；在所述∑状凹槽中依次形成嵌入式锗硅层和硅帽层，其中，形成于所述侧壁结构与所述隔离结构之间的∑状凹槽中的硅帽层的顶部的最低处高于所述半导体衬底的表面；回蚀刻所述硅帽层。进一步，所述形成于所述侧壁结构与所述隔离结构之间的∑状凹槽中的顶部的最低处高于所述半导体衬底的表面不超过30nm。进一步，采用选择性外延生长工艺形成所述嵌入式锗硅层和所述硅帽层。进一步，所述嵌入式锗硅层中的锗的含量为10-50％。进一步，所述嵌入式锗硅层中掺杂有硼。进一步，采用湿法蚀刻或干法蚀刻实施所述回蚀刻，直至所述形成于所述侧壁结构与所述隔离结构之间的∑状凹槽中的硅帽层的顶部与所述半导体衬底的表面平齐。进一步，所述湿法蚀刻的腐蚀液为氨水或者四甲基氢氧化铵溶液。进一步，所述干法蚀刻的蚀刻气体为氯化氢和溴化氢中的至少一种。进一步，所述栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。进一步，所述侧壁结构至少包括氧化物层和/或氮化物层。根据本专利技术，在栅极结构和隔离结构之间的半导体衬底中形成自下而上层叠的嵌入式锗硅层和硅帽层时，可以获得顶部平整的硅帽层，有效避免导致PMOS性能下降的负载效应的发生。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1为实施现有的嵌入式锗硅工艺的过程中出现的造成PMOS性能下降的负载效应的示意性剖面图；图2A-图2D为根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；图3为根据本专利技术示例性实施例的方法形成具有嵌入式锗硅的PMOS层的流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的形成具有嵌入式锗硅层的PMOS的方法。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。[示例性实施例]下面，参照图2A-图2D和图3来描述根据本专利技术示例性实施例的方法形成具有嵌入式锗硅层的PMOS的详细步骤。参照图2A-图2D，其中示出了根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构201，在本实施例中，隔离结构201为浅沟槽隔离结构（STI）。隔离结构201将半导体衬底200分为NMOS区和PMOS区，图示中仅示出PMOS区。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略，对于PMOS区而言，所述阱结构为N阱并且在形成栅极结构之前，可以对整个N阱进行一次小剂量硼注入，用于调整PMOS区的阈值电压Vth。在半导体衬底200上形成有栅极结构202，作为示例，栅极结构202包括自下而上依次层叠的栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c。栅极介电层202a的构成材料包括氧化物，例如二氧化硅（SiO2）。栅极材料层202b的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物包括氮化钛（TiN）；导电性金属氧化物包括氧化铱（IrO2）；金属硅化物包括硅化钛（TiSi）。栅极硬掩蔽层202c的构成材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种，其中，氧化物包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物包括氮化硅（SiN）；氮氧化物包括氮氧化硅（SiON）；在本实施例中，栅极介电层202a的构成材料为二氧化硅，栅极材料层202b的构成材料为多晶硅，栅极硬掩蔽层202c的构成材料为氮化硅。此外，作为示例，在半导体衬底200上还形成有位于栅极结构202两侧且紧靠栅极结构202的侧壁结构203。作为示例，侧壁结构203包括至少氧化物层和/或氮化物层。接着，如图2B所示，通过侧壁结构203之间以及侧壁结构203与隔离结构201之间所构成的工艺窗口，在半导体衬底200中形成∑状凹槽204。通常采用先干法蚀刻再湿法蚀刻的工艺形成∑状凹槽2本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供形成有隔离结构、栅极结构和位于所述栅极结构两侧的侧壁结构的半导体衬底；在所述侧壁结构之间以及所述侧壁结构与所述隔离结构之间的半导体衬底中形成∑状凹槽；在所述∑状凹槽中依次形成嵌入式锗硅层和硅帽层，其中，形成于所述侧壁结构与所述隔离结构之间的∑状凹槽中的硅帽层的顶部的最低处高于所述半导体衬底的表面；回蚀刻所述硅帽层。

【技术特征摘要】
1.一种半导体器件的制造方法，包括：提供形成有隔离结构、栅极结构和位于所述栅极结构两侧的侧壁结构的半导体衬底；在所述侧壁结构之间以及所述侧壁结构与所述隔离结构之间的半导体衬底中形成∑状凹槽；在所述∑状凹槽中依次形成嵌入式锗硅层和硅帽层，其中，形成于所述侧壁结构与所述隔离结构之间的∑状凹槽中的硅帽层的顶部的最低处高于所述半导体衬底的表面，以确保所述硅帽层完全填充形成于所述侧壁结构与所述隔离结构之间的∑状凹槽中的嵌入式锗硅层的顶部朝向所述隔离结构逐步倾斜而成的凹陷部；回蚀刻所述硅帽层。2.根据权利要求1所述的方法，其特征在于，所述形成于所述侧壁结构与所述隔离结构之间的∑状凹槽中的硅帽层的顶部的最低处高于所述半导体衬底的表面不超过30nm。3.根据权利要求1所述的方法，其特征在于，采用选择性外延生长工艺形成所述嵌入式锗硅层和所...

【专利技术属性】
技术研发人员：禹国宾，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31