SRAM单元制造技术

一种SRAM单元，包括具有交叉耦接形成的第一、第二存储节点的第一反相器和第二反相器，第一、第二传输晶体管的栅极与第一字线电连接，第三、第四传输晶体管的栅极与第二字线电连接，第五、第六传输晶体管的栅极与第三字线电连接；第一、第二传输晶体管的源极分别电连接第一位线、第二位线；第三、第四传输晶体管的源极分别电连接第三位线、第四位线；第五、第六传输晶体管的源极分别电连接第五位线、第六位线。第一、第三和第五传输晶体管的漏极与第一存储节点电连接，第二、第四和第六传输晶体管的漏极与第二存储节点电连接。这大大提高了SRAM的读写速率。

【技术实现步骤摘要】
SRAM单元
本专利技术涉及半导体
，尤其涉及一种SRAM单元。
技术介绍
静态随机存储器（StaticRandomAccessMemory，SRAM）作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。参照图1，图1为现有技术的包含六个晶体管（6-T）的SRAM单元的电路结构图，所述6T结构的SRAM单元包括：第一PMOS晶体管PU1、第二PMOS晶体管PU2、第一NMOS晶体管PD1、第二NMOS晶体管PD2、第三NMOS晶体管PG1、第四NMOS晶体管PG2。第一PMOS晶体管PU1和第一NMOS晶体管PD1构成第一反相器，第二PMOS晶体管PU2与第二NMOS晶体管PD2构成第二反相器，所述第一反相器与第二反相器交叉耦接，即第一反相器的输入端与第二反相器的输出端电连接、第一反相器的输出端与第二反相器的输入端电连接形成锁存电路，该锁存电路用于锁存数据逻辑值。其中，第一PMOS晶体管PU1和第二PMOS晶体管PU2作为上拉晶体管，第一NMOS晶体管PD1和第二NMOS晶体管PD2作为下拉晶体管。第三NMOS晶体管PG1和第四NMOS晶体管PG2作为传输晶体管。第一PMOS晶体管PU1的漏极、第一NMOS晶体管PD1的漏极、第三NMOS晶体管PG1的漏极、第二PMOS晶体管PU2的栅极与第二NMOS晶体管PD2的栅极电连接，形成第一存储节点Q；第一PMOS晶体管PU1的栅极、第一NMOS晶体管PD1的栅极、第二PMOS晶体管PU2的漏极、第二NMOS晶体管PD2的漏极、第四NMOS晶体管PG2的漏极电连接，形成第二存储节点QN。具体地，参照图2，图2为对应图1所示电路的布图结构，第三NMOS晶体管PG1与第一NMOS晶体管PD1位于同一有源区中且共漏极11，第四NMOS晶体管PG2与第二NMOS晶体管PD2位于同一有源区且共漏极19。当第一存储节点Q被下拉至低电位时，第二存储节点QN被上拉至高电位，或者当第一存储节点Q被下拉至高电位时，第二存储节点QN被上拉至低电位，第一存储节点Q和第二存储节点QN形成互补对（complementaryPair）。第三NMOS晶体管PG1的栅极14、第四NMOS晶体管PG2的栅极13与第一字线WL1电连接；第三NMOS晶体管PG1的源极15与第一位线BL1电连接；第四NMOS晶体管PG2的源极18与第二位线BL2电连接，第一位线BL1与第二位线BL2互为互补位线。第一PMOS晶体管PU1的源极16、第二PMOS晶体管PU2的源极17与电源线Vdd电连接；第一NMOS晶体管PD1的源极10、第二NMOS晶体管PD2的源极12与地线Vss电连接。当第一字线WL1电压被切换到系统高电压时，第三NMOS晶体管PG1和第四NMOS晶体管PG2导通，以允许第一存储节点Q和第二存储节点QN通过第一位线BL1和第二位线BL2进行数据逻辑值的读写。当第一字线WL1电压被切换至系统低电压时，第三NMOS晶体管PG1和第四NMOS晶体管PG2被关闭，第一存储节点Q和第二存储节点QN与第一位线BL1、第二位线BL2隔离，电源线Vdd确保第一存储节点Q和第二存储节点QN的状态被保持。但是，现有的6TSRAM单元在进行数据逻辑值的读取和写入时都是通过第三NMOS晶体管PG1和第四NMOS晶体管PG2进行，从而导致在静态随机存储阵列的同一行或同一列中，当其中一个6TSRAM单元进行数据逻辑值的读取或写入操作时，其他6TSRAM单元不能再进行读写操作，使得包括多个6TSRAM单元的存储器读写速度较慢。因此，随着现代社会的数据信息量不断增大，现有的6TSRAM单元已无法满足对SRAM更高读写频率的要求。
技术实现思路
本专利技术解决的问题是，随着现代社会的数据信息量不断增大，现有的6TSRAM单元已无法满足对SRAM更高读写频率的要求。为解决上述问题，本专利技术提供一种新的SRAM单元，包括：第一反相器；第二反相器，所述第二反相器与第一反相器交叉耦接形成第一存储节点和第二存储节点；第一传输晶体管和第二传输晶体管，所述第一传输晶体管的栅极、第二传输晶体管的栅极与第一字线电连接，所述第一传输晶体管的漏极与第一存储节点电连接，所述第一传输晶体管的源极与第一位线电连接，所述第二传输晶体管的漏极与第二存储节点电连接，所述第二传输晶体管的源极与第二位线电连接；第三传输晶体管和第四传输晶体管，所述第三传输晶体管的栅极、第四传输晶体管的栅极与第二字线电连接，所述第三传输晶体管的漏极与第一存储节点电连接，所述第三传输晶体管的源极与第三位线电连接，所述第四传输晶体管的漏极与第二存储节点电连接，所述第四传输晶体管的源极与第四位线电连接；第五传输晶体管和第六传输晶体管，所述第五传输晶体管的栅极、第六传输晶体管的栅极与第三字线电连接，所述第五传输晶体管的漏极与第一存储节点电连接，所述第五传输晶体管的源极与第五位线电连接，所述第六传输晶体管的漏极与第二存储节点电连接，所述第六传输晶体管的源极与第六位线电连接。可选地，所述第五传输晶体管与第三传输晶体管共用漏极。可选地，所述第六传输晶体管与第二传输晶体管共用漏极。可选地，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管；所述第一上拉PMOS晶体管的源极、第二上拉PMOS晶体管的源极用于电连接电源线，所述第一下拉NMOS晶体管的源极、第二下拉NMOS晶体管的源极用于电连接地线。可选地，所述第一上拉PMOS晶体管和第二上拉PMOS晶体管的结构相同。可选地，所述第一下拉NMOS晶体管和第二下拉NMOS晶体管的结构相同。可选地，所述第一传输晶体管和第二传输晶体管的结构相同，第三传输晶体管和第四传输晶体管的结构相同，第五传输晶体管和第六传输晶体管的结构相同。可选地，所述第一传输晶体管和第二传输晶体管均为NMOS晶体管或PMOS晶体管。可选地，所述第三传输晶体管和第四传输晶体管均为NMOS晶体管或PMOS晶体管。可选地，所述第五传输晶体管和第六传输晶体管均为NMOS晶体管或PMOS晶体管。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术的SRAM单元在现有的6TSRAM单元基础上增加第三传输晶体管、第四传输晶体管、第五传输晶体管和第六传输晶体管，形成10TSRAM单元。当第一字线被切换到高电压时，第一传输晶体管和第二传输晶体管导通，以允许第一存储节点和第二存储节点通过第一位线和第二位线进行逻辑值的读取和写入；当第一字线被切换到低电压时，第一传输晶体管和第二传输晶体管被关闭，第一存储节点和第二存储节点的状态被保持。当第二字线被切换到高电压时，第三传输晶体管和第四传输晶体管导通，以允许第一存储节点和第二存储节点通过第三位线和第四位线进行逻辑值的读取和写入；当第三字线被切换到低电压时，第三传输晶体管和第四传输晶体管被关闭，第一存储节点和第二存储节点的状态被保持。当第三字线被切换到高电压时，第五传输晶体管和第六传输晶体管导通，以允许第一存储节点和第二存储节点通过第五位线与第六位线进行逻辑值的读取和写入；当第三字线被切换到低本文档来自技高网...

【技术保护点】
一种SRAM单元，其特征在于，包括：第一反相器；第二反相器，所述第二反相器与第一反相器交叉耦接形成第一存储节点和第二存储节点；第一传输晶体管和第二传输晶体管，所述第一传输晶体管的栅极、第二传输晶体管的栅极与第一字线电连接，所述第一传输晶体管的漏极与第一存储节点电连接，所述第一传输晶体管的源极与第一位线电连接，所述第二传输晶体管的漏极与第二存储节点电连接，所述第二传输晶体管的源极与第二位线电连接；第三传输晶体管和第四传输晶体管，所述第三传输晶体管的栅极、第四传输晶体管的栅极与第二字线电连接，所述第三传输晶体管的漏极与第一存储节点电连接，所述第三传输晶体管的源极与第三位线电连接，所述第四传输晶体管的漏极与第二存储节点电连接，所述第四传输晶体管的源极与第四位线电连接；第五传输晶体管和第六传输晶体管，所述第五传输晶体管的栅极、第六传输晶体管的栅极与第三字线电连接，所述第五传输晶体管的漏极与第一存储节点电连接，所述第五传输晶体管的源极与第五位线电连接，所述第六传输晶体管的漏极与第二存储节点电连接，所述第六传输晶体管的源极与第六位线电连接。

【技术特征摘要】
1.一种SRAM单元，其特征在于，包括：第一反相器，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管；第二反相器，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管，所述第二反相器与第一反相器交叉耦接形成第一存储节点和第二存储节点；第一传输晶体管和第二传输晶体管，所述第一传输晶体管的栅极、第二传输晶体管的栅极与第一字线电连接，所述第一传输晶体管的漏极与第一存储节点电连接，所述第一传输晶体管的源极与第一位线电连接，所述第二传输晶体管的漏极与第二存储节点电连接，所述第二传输晶体管的源极与第二位线电连接；第三传输晶体管和第四传输晶体管，所述第三传输晶体管的栅极、第四传输晶体管的栅极与第二字线电连接，所述第三传输晶体管的漏极与第一存储节点电连接，所述第三传输晶体管的源极与第三位线电连接，所述第四传输晶体管的漏极与第二存储节点电连接，所述第四传输晶体管的源极与第四位线电连接；第五传输晶体管和第六传输晶体管，所述第五传输晶体管的栅极、第六传输晶体管的栅极与第三字线电连接，所述第五传输晶体管的漏极与第一存储节点电连接，所述第五传输晶体管的源极与第五位线电连接，所述第六传输晶体管的漏极与第二存储节点电连接，所述第六传输晶体管的源极与第六位线电连接；第一上拉PMOS晶体管和第一下拉NMOS晶体管的共用栅极，第二上拉PMOS晶体管和第二下拉NMOS晶体管共用栅极；第一传输晶体管与第一下拉NMOS晶体管共用漏极，第四传输晶体...

【专利技术属性】
技术研发人员：陈金明，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31