一种SoC密码芯片制造技术

本发明专利技术公开了一种SoC密码芯片，包括：CPU核、接口、非易失存储器、片内存储器、定时器、功耗管理模块、时钟复位模块、通信总线、随机数发生器和加解密模块；其中，所述随机数发生器，用于产生随机数；所述加解密模块，用于对所述SoC密码芯片接收到的目标数据根据所述随机数发生器产生的随机数进行加解密运算；本发明专利技术提供的SoC密码芯片从最底层保证了数据的安全性，不但满足了高性能、高集成度、小型化的需求，还具备对数据传输安全保护的功能，从而提高了工业控制系统的安全性。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种SoC密码芯片，包括：CPU核、接口、非易失存储器、片内存储器、定时器、功耗管理模块、时钟复位模块、通信总线、随机数发生器和加解密模块；其中，所述随机数发生器，用于产生随机数；所述加解密模块，用于对所述SoC密码芯片接收到的目标数据根据所述随机数发生器产生的随机数进行加解密运算；本专利技术提供的SoC密码芯片从最底层保证了数据的安全性，不但满足了高性能、高集成度、小型化的需求，还具备对数据传输安全保护的功能，从而提高了工业控制系统的安全性。【专利说明】—种SoC密码芯片
本专利技术适用于信息安全
，涉及一种SoC密码芯片。
技术介绍
片上系统(System on Chip, SoC)芯片是在单个芯片上实现数据的采集、转换、存储、处理和输入输出等多种功能，可以减小系统级产品的尺寸、降低系统级产品的成本和复杂性。随着应用领域对于集成系统产品的高性能、高集成度、小型化的需求，SoC芯片技术也在不断发展，在航空航天、移动通信、消费类电子、汽车电子、医疗电子设备等领域都得到广泛应用。此外，SoC芯片在工业控制领域也已经成为不可或缺的一部分。 但是，工业控制系统产品大多采用通用协议、通用硬件、通用软件，并且以各种方式与互联网等公共网络连接，在公共网络中容易受到病毒、木马、操作系统漏洞等网络攻击和安全威胁；另一方面，传统的工业控制系统产品几乎没有隔离功能，在实现系统开放性的同时，也降低了系统的安全性，如果工业控制系统的任一方面受到网络攻击，都极有可能造成巨大的损失。SoC芯片，为工业控制系统产品提供最底层的核心硬件支持，因此，基于芯片级的硬件解决方案成为保证信息安全最可靠的途径，然而，现有的SoC芯片的结构包括:CPU核、接口、非易失存储器、片内存储器、定时器、功耗管理模块、时钟复位模块和通信总线等模块，虽然满足了高性能、高集成度、小型化的需求，但是还不具备对数据传输安全保护的功能。 因此，目前需要本领域技术人员迫切解决的一个技术问题就是:研制出一种具有加解密功能并且满足工业级应用的SoC密码芯片，来实现对数据传输的安全保护。
技术实现思路
鉴于上述问题，提出了本专利技术以便提供一种克服上述问题或者至少部分地解决上述问题的SoC密码芯片。 依据本专利技术的一个方面，提供了一种SoC密码芯片，包括: CPU核、接口、非易失存储器、片内存储器、定时器、功耗管理模块、时钟复位模块和通信总线，其特征在于，所述SoC密码芯片还包括: 随机数发生器，用于产生随机数； 加解密模块，用于对所述SoC密码芯片接收到的目标数据根据所述随机数发生器产生的随机数进行加解密运算。 在本专利技术提供的SoC密码芯片中，所述SoC密码芯片的加解密模块为接收到的目标数据提供身份认证、数据完整性、数据加密等安全性验证；并且所述SoC密码芯片自带随机数发生器，可以根据系统的需求产生高质量的随机数，以供芯片安全设计使用；以此SoC密码芯片研制出的工业控制系统产品从最底层保证了数据的安全性，不但满足了高性能、高集成度、小型化的需求，还具备对数据传输安全保护的功能，从而提高了工业控制系统的安全性。 上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本专利技术的【具体实施方式】。 【专利附图】【附图说明】 通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中: 图1a示出了根据本专利技术实施例一的一种SoC密码芯片的结构框图； 图1b示出了根据本专利技术实施例一的一种SoC密码芯片的结构框图； 图2示出了根据本专利技术实施例二的一种对称加解密引擎的结构框图； 图3示出了根据本专利技术实施例三的一种非对称加解密引擎的结构框图。 【具体实施方式】 为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本专利技术作进一步详细的说明。 实施例一 参照图la，给出了根据本专利技术实施例一的一种SoC密码芯片的结构框图。 所述SoC密码芯片包括CPU核101、加解密模块102、随机数发生器103、接口 105、非易失存储器106、片内存储器107、定时器108、功耗管理模块109、时钟复位模块110和通信总线111。 其中，所述CPU核101，用于对所述SoC密码芯片进行初始化和资源管理，控制和调度所述SoC密码芯片内的其它模块，用于对输入数据的协议进行解析，对各种算法中密码协议的集成、密码算法的配置与调度，以及对所述SoC密码芯片内各寄存器的设置。 本实施例中，优选的，所述CPU核具体为CK-Core处理器硬核，CK-Core是面向嵌入式系统和SoC芯片应用领域的32位高性能低功耗嵌入式CPU核，具有可扩展指令、易于集成等特点。也可选用其它型号的CPU核，本专利技术对此不作具体限制。 所述加解密模块102，用于对所述SoC密码芯片接收到的目标数据进行加解密运笪 ο 所述加解密模块的加解密算法可以采用对称密码算法、非对称密码算法或哈希(Hash)密码算法等多种密码算法，所述加解密模块不但可以实现所述SoC密码芯片的加解密功能，还可以实现签名、验证功能。 所述随机数发生器103，用于为所述SoC密码芯片中的加解密运算提供随机数据。知识产权核(Intellectual Property core, IP核)，是那些己验证的、可重利用的、具有某种确定功能的芯片模块。所述随机数发生器103采用IP硬核，带有随机性检测逻辑，为密码运算提供随机数据。所述IP硬核，是指完成了综合的功能块，已有固定的拓扑布局和具体工艺，并经过工艺验证，性能可保证的IP核。 所述接口 105，用于与外部系统之间交换数据、指令及地址信息。本专利技术实施例中，所述接口米用通用异步收发传输器(Universal Asynchronous Receiver/Transmitter,UART)，UART是一种通用串行数据总线，用于异步通信。UART还包括以下功能:支持直接存储器访问(Direct Memory Access,DMA)接口控制功能；支持字符可编程；支持RS232异步通信模式；兼容16750的请求发送(Request To Send, RTS)和清除发送(Clear To Send,CTS)串行通信模式。 所述非易失存储器106，用于存储程序指令、地址等数据，在断电之后，所存储的数据不会丢失，常用的非易失存储器有带电可擦写可编程只读存储器(ElectricallyErasable Programmable Read-Only Memory, EEPROM)和闪存(Flash Memory, FLASH),本专利技术实施例，优选的，采用FLASH非易失存储器。 所述片内存储器107，用于所述SoC密码芯片中高速数据的缓存；所述片内存储器具体为静态随机存储器(Static Random Access Memory, SRAM本文档来自技高网...

【技术保护点】
一种SoC密码芯片，包括：CPU核、接口、非易失存储器、片内存储器、定时器、功耗管理模块、时钟复位模块和通信总线，其特征在于，所述SoC密码芯片还包括：随机数发生器，用于产生随机数；加解密模块，用于对所述SoC密码芯片接收到的目标数据根据所述随机数发生器产生的随机数进行加解密运算。

【技术特征摘要】

【专利技术属性】
技术研发人员：梁智强，胡朝辉，江泽鑫，陈炯聪，黄曙，余南华，林丹生，李闯，伍晓泉，
申请(专利权)人：广东电网公司电力科学研究院，
类型：发明
国别省市：广东;44