半导体器件制造技术

本实用新型专利技术提供了一种半导体器件，其包括：补偿区，其包括p区和n区；位于所述补偿区上的多个晶体管单元，所述多个晶体管单元中的每一个包括源区、体区、栅极和层间电介质；布置在所述层间电介质上的源极金属化层。所述半导体器件还包括：另一n掺杂区，所述另一n掺杂区被提供在两个相邻体区之间的所述n区的顶部上，和源极插塞，所述源极插塞填充穿过所述源区和体区以及所述源极金属化层之间的所述层间电介质形成的接触孔，以便电连接所述源区和体区以及所述源极金属化层。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【专利摘要】本技术提供了一种半导体器件，其包括：补偿区，其包括p区和n区；位于所述补偿区上的多个晶体管单元，所述多个晶体管单元中的每一个包括源区、体区、栅极和层间电介质；布置在所述层间电介质上的源极金属化层。所述半导体器件还包括：另一n掺杂区，所述另一n掺杂区被提供在两个相邻体区之间的所述n区的顶部上，和源极插塞，所述源极插塞填充穿过所述源区和体区以及所述源极金属化层之间的所述层间电介质形成的接触孔，以便电连接所述源区和体区以及所述源极金属化层。【专利说明】半导体器件
本技术涉及半导体器件，尤其涉及超结器件。
技术介绍
许多工艺使用窄的多晶硅条作为控制栅来切换MOSFET的源极和漏极之间的电流。由于栅极多晶硅的面积主要决定了栅极电荷，因此具有小的条可能是优选的，因为这允许在应用中的低栅极驱动损耗、低延迟时间并因此允许高效率。然而，尤其是当使用非常小的条时，这些条的有效电阻并且因此而产生的器件的有效栅极电阻变得相当高。有效栅极电阻是多晶硅方块电阻的函数，并且取决于受掺杂材料的可溶性限制的多晶硅的掺杂水平。栅极多晶硅层的厚度不能任意增加，因为太大的厚度将导致不期望有的拓扑结构，这会使工艺变得更复杂得多。因此厚度为600nm的η掺杂多晶硅层的方块电阻不可能相当大地低于8-10 ohm/sq。高的有效栅极电阻导致开关损耗增加并且还导致不期望有的芯片内部的不均匀开关现象，在最坏的情况下结果有可能是产生振荡或者使器件耐用性降低。 小的多晶硅条宽度的另一缺点是由于JFET效应而导致导通电阻增大。在两个相对的P体区(通常也被称为体区)之间，在器件的导通状态期间建立了一个耗尽区，其使得电流路径变窄并且因此增大了导通电阻(Rdsm)。这就是所谓的JFET效应。显然，这种效应在小多晶硅条宽度的情况下更显著，因为P体区通常是通过使用多晶硅开口作为掩模而被注入的。 出于解释的目的，图1a-1c示出了一种常规超结结构器件。如图1a-1c中所示，该器件具有半导体本体，该半导体本体具有补偿区，该补偿区包括P区(P柱)130和η区(η柱)134。补偿区连接至MOS晶体管单元，该MOS晶体管单元包括源区118，体区138和控制栅极114。绝缘结构140将栅极114与体区138、源区118、η区(η柱)134以及金属化层110电隔离。而且，绝缘结构140的一部分可用作栅极绝缘层。晶体管的漏极128连接至高掺杂的衬底124。缓冲层126位于所述衬底和所述补偿区之间。各源极接触通过金属化层110互相电连接。漏极接触构建在器件的背面并且被金属化部128覆盖。 现代超结器件的特征是越来越小的间距尺寸。这种趋势受到能允许较低开关损耗的Etjss的降低的驱动，并且甚至受到每一芯片面积的导通电阻(Rdsm)的降低的驱动。一方面，每一芯片面积的低Rdsm是降低芯片成本的主要手段，而另一方面，允许对于给定的封装尺寸提供较低的Rdsm值。 每一芯片面积Rdsm的降低会自动导致源极接触的较窄的接触孔。对于这种窄接触孔进行无孔隙填充几乎是不可能的。因此，通常使用插塞工艺(例如多晶硅或钨)。目前，仅仅是单独使用插塞工艺或者单独地使用反JFET注入。
技术实现思路
本技术的目的在于解决以上一个或多个问题。 为了实现所述目的，根据本技术的一个方面，提供一种半导体器件，其包括: 补偿区，其包括P区和η区； 位于所述补偿区上的多个晶体管单元，所述多个晶体管单元中的每一个包括源区、体区、栅极和层间电介质； 布置在所述层间电介质上的源极金属化层， 其特征在于，所述半导体器件还包括: 另一 η掺杂区，所述另一 η掺杂区被提供在两个相邻体区之间的所述η区的顶部上,和 源极插塞，所述源极插塞填充穿过所述源区和体区以及所述源极金属化层之间的所述层间电介质形成的接触孔，以便电连接所述源区和体区以及所述源极金属化层。 在一些实施例中，所述另一 η掺杂区的掺杂浓度是0.5Χ 116CnT3?5Χ 1016cnT3。 在一些实施例中，所述栅极是由多晶硅条形成的。 在一些实施例中，所述半导体器件还包括一个或多个栅极指状物，所述一个或多个栅极指状物垂直于栅极取向，所述栅极指状物中的每一个电连接两个相邻的栅极。 在一些实施例中，所述栅极指状物中的每一个是由连续条形成的。 在一些实施例中，所述栅极指状物中的每一个是由不连续的条形成的。 在一些实施例中，所述栅极指状物是由金属或多晶硅形成的。 在一些实施例中，所述半导体器件还包括一个或多个中断栅极指状物，所述中断栅极指状物将所述源极金属化层截断以便将所述晶体管单元的所述源极金属化层与所述栅极绝缘，所述中断栅极指状物垂直于栅极取向。 在一些实施例中，所述半导体器件还包括一个或多个连续栅极指状物，所述连续栅极指状物将所述源极金属化层截断以便将所述晶体管单元的所述源极金属化层与所述栅极绝缘，所述连续栅极指状物垂直于所述栅极取向。 在一些实施例中，所述中断栅极指状物是由多晶硅和金属形成的。 在一些实施例中，用多晶硅形成的所述栅极的条的宽度等于或小于8 Mm。 在一些实施例中，所述半导体器件还包括周围的栅极环，并且所述一个或多个栅极指状物连接到所述周围的栅极环。 在一些实施例中，所述栅极指状物的宽度是10-50 μπι。 在一些实施例中，所述源极插塞是由多晶硅或钨形成的。 在一些实施例中，所述源极插塞的宽度小于2 μπι。 在一些实施例中，所述栅极具有平面结构。 在一些实施例中，所述栅极至少部分地位于沟槽中。 在一些实施例中，所述半导体器件是超结器件。 【专利附图】【附图说明】 本技术的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中: 图1a-1c示意性地示出典型超结晶体管的截面图。 图2示意性地示出根据本技术的超结结构的截面图，该超结结构具有由多晶硅条形成的栅极和在两个相邻P体区之间的另外的反JFET注入区。 图3是根据本技术的实施例的超结结构的示意顶视图，该超结结构具有条形多晶硅栅极和周围的金属栅极环以及用于源极连接的条形接触。 图4是根据本技术的实施例的超结结构的示意顶视图，该超结结构具有条形多晶硅栅极和周围的金属栅极环、用于源极连接的条形接触、以及一个或多个栅极指状物。 图5是根据本技术的实施例的超结结构的栅极指状物的小多晶硅条网的示意顶视图，用以确保更均匀的开关行为。 图6是根据本技术的实施例的超结结构的示意顶视图，该超结结构具有条形多晶硅栅极和周围的金属栅极环以及由多晶硅和金属形成的中断栅极指状物。 图7是根据本技术的实施例的超结结构的示意顶视图，该超结结构具有条形多晶硅栅极和周围的金属栅极环以及由多晶硅和金属形成的连续栅极指状物。 图8示意性地示出根据本技术的实施例的超结结构的截面图，所述超结结构将用于源极接触孔的插塞工艺的使用与反JFET注入相结合。 图9示意性地示出根据本技术的实施例的用于沟槽栅结构的插塞工艺以及反JFET注入的实施例的截面图。 【具体实施方式】 现在将参考示出本技术的实施例的附图在下文中更全面地描述本技术的实施例。然而本文档来自技高网...

【技术保护点】
一种半导体器件，其包括：补偿区，其包括p区和n区；位于所述补偿区上的多个晶体管单元，所述多个晶体管单元中的每一个包括源区、体区、栅极和层间电介质；布置在所述层间电介质上的源极金属化层，其特征在于，所述半导体器件还包括：另一n掺杂区，所述另一n掺杂区被提供在两个相邻体区之间的所述n区的顶部上，和源极插塞，所述源极插塞填充穿过所述源区和体区以及所述源极金属化层之间的所述层间电介质形成的接触孔，以便电连接所述源区和体区以及所述源极金属化层。

【技术特征摘要】

【专利技术属性】
技术研发人员：W凯因德尔，F希尔勒，A维尔梅罗特，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：新型
国别省市：奥地利;AT