一种减少高速差分对之间串扰影响的设计方法技术

本发明专利技术公开了一种减少高速差分对之间串扰影响的设计方法，通过改变差分对中间DC耦合电容的摆放位置，使差分对走线在DC耦合电容前后走线极性反转，从而使远端串扰正负幅度噪声相互叠层，削弱差分总噪声能。通过理论分析及仿真验证，本发明专利技术一种可有效改进高密度布线PCB板上高速信号串扰质量的设计方法，此方法的应用可以促使产品开发成本的降低，产品质量的稳定，从而提高产品在市场上的竞争力。

【技术实现步骤摘要】
一种减少高速差分对之间串扰影响的设计方法
本专利技术涉及PCB设计领域，具体涉及一种减少高速差分对之间串扰影响的设计方法。
技术介绍
目前服务器产品PCB设计正趋向于信号高速率，布线高密度方向发展。如此设计方式可提升产品性能，降低产品生产成本，从而增强产品在市场上的竞争力。然后，它也带来了设计难度的增大，如为降低产品成本，可减少叠层设计层数，这样大幅增大了高速布线难度，差分对之间空间的减少，将增大差分对之间的耦合性，从而带来串扰强度的增大。同时，由于信号速度的提升，意味着信号上升时间的变短，串扰饱和耦合长度的缩短，即高速信号经过较短的耦合走线长度，串扰噪声幅度就达到最大值。因此，信号速度的提升，layout高速布线密度的增大，会使信号之间串扰效应的影响更加显著，从而影响到产品质量的稳定性。在PCB主板layout布线时，由于信号传播路径上存在的寄生电感和电容效应，因此，信号在一根PCBTrace路径上传播时，必然会通过耦合的寄生电感和电容，传播到与其相邻的其他Trace上，并在其VictimTrace的近端(nearend)和远端(farend)上产生电压噪声，从而引入串扰。通常在主板PCB上高速线layout布线时，都是按如图1所示的拓扑方式进行，差分对极性相反，即差分对Pair1的负线(negative，缩写N)和差分Pair2的正线(Positive，缩写P)相邻，其他差分对之间相邻情况也是如此。因此，针对上述差分走线方式，进行理论分析及按此走线方式进行串扰仿真模拟，发现远端串扰噪声幅度为正方向：干扰线(Aggressor线)上的正脉冲在受干扰线(Victim线)上产生负脉冲，干扰线(Aggressor线)上的负脉冲在受干扰线(Victim线)上产生正脉冲，两个脉冲叠加，Victim线上形成正差分噪声，如图2所示，即差分对极性相反，差分正噪声。通过改变差分Aggressor和VictimPair的极性，使差线对极性相同，如图3所示，差分串扰为负噪声。从上述分析可知，可得如下结果:1）、当差分对极性相反时，远端差分噪声为正幅度。2）、当差分对极性相同时，远端差分噪声为负幅度。
技术实现思路
本专利技术要解决的技术问题是：提供一种减少高速差分对之间串扰影响的设计方法。本专利技术所采用的技术方案为：一种减少高速差分对之间串扰影响的设计方法，通过改变差分对中间DC耦合电容的摆放位置，使差分对走线在DC电容前后走线极性反转，即由极性相反转变为极性相同，或由极性相同转变为极性相反，从而使远端串扰正负幅度噪声相互叠层，削弱差分总噪声能。由于当差分对极性相反时，远端差分噪声为正幅度，当差分对极性相同时，远端差分噪声为负幅度，一条差分线，通过对中间DC耦合电容的摆放位置，使差分对走线在DC电容前后走线极性反转，则前后两段产生的正幅度噪声和负幅度噪声相互叠加抵消，从而削弱差分总噪声能在若干对差分线分布中，DC耦合电容前后走线极性相同的差分线和DC耦合电容前后走线极性相反的差分线间隔排列。这样可以保证相邻的差分线对前后两段走线的极性反转，降低干扰。在PCB板上布线时，对于一对水平走向的差分线，其中一组走线的DC耦合电容沿竖直方向设置，另一组走线的DC耦合电容沿竖直方向设置在该组走线右段的两旁。这样，耦合电容左段的走线经过耦合电容后，上下位置交换，从而改变了耦合电容右段的极性。本专利技术的有益效果为：通过理论分析及仿真验证，本专利技术一种可有效改进高密度布线PCB板上高速信号串扰质量的设计方法，此方法的应用可以促使产品开发成本的降低，产品质量的稳定，从而提高产品在市场上的竞争力。附图说明图1为PCB高速layout布线拓扑方式示意图；图2为差分对极性相反时的差分噪声形成示意图；图3为差分对极性相同时的差分噪声形成示意图；图4为本专利技术电容位置变化引起差分对极性改变的拓扑图，双点划线框内为相邻线的极性；图5为本专利技术PCB的布线图，其中双点划线框内是一组DC耦合电容。具体实施方式下面参照附图，通过具体实施方式，对本专利技术进一步说明：如图4所示，一种减少高速差分对之间串扰影响的设计方法，通过改变差分对中间DC耦合电容的摆放位置，使差分对走线在DC耦合电容前后走线极性反转，即由极性相反转变为极性相同，从而使远端串扰正负幅度噪声相互叠层，削弱差分总噪声能。在若干对差分线分布中，DC耦合电容前后走线极性相同的差分线和DC耦合电容前后走线极性相反的差分线间隔排列。如图5所示，在PCB板上，对于一对水平走向的差分线，其中一组走线的DC耦合电容沿竖直方向设置，另一组走线的DC耦合电容沿竖直方向设置在该组走线右段的两旁。这样，耦合电容左段的走线经过耦合电容后，上下位置交换，从而改变了耦合电容右段的极性。改变电容的摆放位置，是为了改变差分走线的极性，以达到远端串扰抑制能力。而这种方式是否会对insertionloss(插入损耗)也产生影响，即引起信号传输损耗的增大。如果电容位置改变后，插入损耗剧增话，那改进方案设计将没有意义。因此，针对电容位置改变前后两种差分走线方式进行频率insertionloss仿真，通过对两种情况(电容原始摆放时,电容位置改变时)插入损耗波形情况对比可知：电容位置的改变对高速信号传播路径上的传输损耗无影响。同时，对电容摆放位置两种情况（原始电容位置，电容位置改变）下的远端串扰噪声进行仿真，电容位置改变后的噪声幅值大大降低。通过上述插入损耗和远端串扰噪声仿真对比可见，通过改变电容的摆放位置，从而改变差分走线布线的极性，使其远端噪声得以抑制。此种设计方式可有效改善在高密度走线互连时信号质量。本文档来自技高网...

【技术保护点】
一种减少高速差分对之间串扰影响的设计方法，其特征在于：通过改变差分对中间DC耦合电容的摆放位置，使差分对走线在DC耦合电容前后走线极性反转，从而使远端串扰正负幅度噪声相互叠层，削弱差分总噪声能。

【技术特征摘要】
1.一种减少高速差分对之间串扰影响的设计方法，其特征在于：通过改变差分对中间DC耦合电容的摆放位置，使差分对走线在DC耦合电容前后走线极性反转，从而使远端串扰正负幅度噪声相互叠层，削弱差分总噪声能；在若干对差分线分布中，DC耦合电容前后走线极性相同的差分线和DC耦合电容前后走线极性相反的差分线间隔排列；所述DC耦合电容...

【专利技术属性】
技术研发人员：武宁，吴福宽，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：山东;37