本发明专利技术抑制高频半导体开关的耐压降低。根据一个实施方式，半导体装置设置有栅电极、源极区域以及漏极区域、体接触区域、体偏置控制电极。栅电极由以第1间隔并列配置的多个第1部分、和连接多个第1部分的第2部分构成，隔着栅极绝缘膜地设置。源极区域以及漏极区域设置于多个第1部分之间。相对第2部分在与源极区域以及漏极区域相反的一侧配置体接触区域。体偏置控制电极与第2部分并列，设置于体接触区域上，其与第2部分之间的第2间隔大于第1间隔，与体接触区域连接。
【技术实现步骤摘要】
【专利摘要】本专利技术抑制高频半导体开关的耐压降低。根据一个实施方式，半导体装置设置有栅电极、源极区域以及漏极区域、体接触区域、体偏置控制电极。栅电极由以第1间隔并列配置的多个第1部分、和连接多个第1部分的第2部分构成，隔着栅极绝缘膜地设置。源极区域以及漏极区域设置于多个第1部分之间。相对第2部分在与源极区域以及漏极区域相反的一侧配置体接触区域。体偏置控制电极与第2部分并列，设置于体接触区域上，其与第2部分之间的第2间隔大于第1间隔，与体接触区域连接。【专利说明】半导体装置相关申请本申请享受以日本专利申请2013-108033号(申请日:2013年5月22日)为基础申请的优先权。本申请通过参照该基础申请而包括该基础申请的所有内容。
本专利技术的实施方式涉及半导体装置。
技术介绍
近年来，在通彳目的接收电路、发送电路中使用的闻频开关IC的闻性能化以及闻功能化急速发展。开发了多个通过采用使用了 SOI基板的FET来改善高频响应性能，并能够将电源电路、控制电路搭载于同一芯片的高频开关1C，能够对应于小型化要求。 如果在高频开关IC中，输入电力变大，则基于输入信号的电压振幅超过FET的耐压，电流还流出到应该成为OFF状态的FET侧，输入波形紊乱。其结果，在高频开关电路中高次谐波失真变大。 作为抑制高次谐波失真的方法，有与基于基板电位控制的阈值控制对应的体偏置(body bias)控制技术。但是，在为了降低高频开关IC的导通电阻而增大了 FET的总栅极宽度(Wg)的情况下，即使进行基板电位控制仍难以均匀地控制宽的体(body)区域。其结果，电流部分性地集中流出，元件温度上升。其结果，存在高频开关IC整体的耐压降低这样的问题。
技术实现思路
本专利技术的实施方式提供能够抑制耐压降低的半导体装置。 根据一个实施方式，半导体装置设置有栅电极、源极区域以及漏极区域、体接触区域、体偏置控制电极。栅电极由按照第I间隔并列配置的多个第I部分、和连接多个第I部分的第2部分构成，隔着栅极绝缘膜设置。源极区域以及漏极区域设置于多个第I部分之间。体接触区域相对第2部分配置于与源极区域以及漏极区域相反的一侧。体偏置控制电极与第2部分并列，设置于体接触区域上,与第2部分之间的第2间隔大于第I间隔，与体接触区域连接。 【专利附图】【附图说明】 图1是示出第I实施方式的半导体装置的概略俯视图。 图2是沿着图1的A-A线的剖面图。 图3是沿着图1的B-B线的剖面图。 图4是示出第I实施方式的比较例的半导体装置的概略俯视图。 图5 (a)是沿着图4的C-C线的剖面图，图5 (b)是沿着图4的E-E线的剖面图。 图6是示出第I实施方式的输入功率与2次的高次谐波失真的关系的图。 图7是示出第I实施方式的输入功率与3次的高次谐波失真的关系的图。 图8是示出第I变形例的半导体装置的概略俯视图。 图9是示出第2实施方式的半导体装置的概略俯视图。 图10是沿着图9的F-F线的剖面图。 图11是示出第3实施方式的半导体装置的概略俯视图。 图12是沿着图11的G-G线的剖面图。 图13是示出第2变形例的半导体装置的概略俯视图。 图14是示出第4实施方式的半导体装置的概略俯视图。 图15是沿着图14的H-H线的剖面图。 图16是示出第3变形例的半导体装置的概略俯视图。 图17是示出第4变形例的半导体装置的剖面图。 【具体实施方式】 以下，参照附图，说明本专利技术的实施方式。 (第I实施方式) 首先，参照附图，说明第I实施方式的半导体装置。图1是示出半导体装置的概略俯视图。图2是沿着图1的A-A线的剖面图。图3是沿着图1的B-B线的剖面图。图4是示出比较例的半导体装置的概略俯视图。图5 (a)是沿着图4的C-C线的剖面图、图5 (b)是沿着图4的E-E线的剖面图。在本实施方式中，在高频半导体开关中应用的MOSFET中设置体接触区域，针对多指条构造的栅电极的连接部并列地配置体偏置控制电极，从而抑制了耐压降低。 如图1所示，作为半导体装置的高频开关FET部90设置有将周围用元件分离区域(STI shallow trench isolat1n,浅沟道隔离)2分离了的具有矩形形状的元件形成区域 I。元件形成区域I具有SDG (源极？漏极？栅极)区域3、体接触区域4、以及体偏置控制电极5。高频开关FET部90是构成高频开关IC的多指条型的FET。 在SDG区域3中，设置有栅电极11、源极区域12、漏极区域13，该栅电极11并列地配置直线状的栅极指条18 (第I部分)并具有连接多个栅极指条18的连接部19 (第2部分)，该源极区域12被栅极指条18以及连接部19分离，该漏极区域13被栅极指条18以及连接部19分离。栅极指条18的一端部被配置成向元件分离区域(STI) 2侧延伸。连接部19的两端部被配置成向元件分离区域(STI) 2侧延伸。 另外，源极区域12和漏极区域13隔着栅极指条18交替配置。为了使该配置变得明确，在图中，将源极区域12记载为S (源极)，将漏极区域13记载为D (漏极)。 源极区域12经由在多个接触部16中分别埋设的通路(via)而与源电极14连接。漏极区域经由在多个接触部16中分别埋设的通路而与漏电极15连接。以将元件形成区域I 二分割为SDG区域3和体接触区域4的方式，在元件形成区域I的中央部设置连接部19。 体接触区域4与连接部19邻接，设置于元件形成区域I的下端部。体偏置控制电极5与连接部19并列地配置，被配置成两端部向元件分离区域(STI) 2侧延伸。体接触区域4经由在多个接触部17中分别埋设的通路而与体偏置控制电极5连接。 此处，为了均匀动作，将栅极指条长设定为例如小于等于ΙΟΟμπι。此处，将栅极指条根数设定为12根，但优选根据输入功率Pin的大小适宜设定根数。作为连接部19与体偏置控制电极5之间的间隔的引出间隔Dh (第2间隔)在任一栅极指条18中都被设定为同一间隔。 在引出电阻大于指条之间的连接电阻的情况下，提早发生邻接的FET的体电位的上升而能够抑制局部性的击穿。因此，在本实施例中，将引出间隔Dh (第2间隔)设定得大于指条间隔Df (第I间隔)。另外，为了大幅抑制局部性的击穿，优选设定为例如2倍以上。 如图2所示，高频开关FET部90是使用由硅基板21、B0X层(埋入氧化膜)22、体区域23构成的SOI基板51来形成的完全耗尽型的Nch MOSFETCmetal oxide semiconductorfield effect transistor,金属氧化物半导体场效应晶体管)。 作为N+层的漏极区域13、作为P层的体区域23、作为P+层的体接触区域4的周围被在BOX层(埋入氧化膜)22上形成的元件分离区域(STI) 2包围。漏极区域13是与体区域23相反的导电类型，杂质浓度被设定为高于体区域23。体接触区域4是与体区域23相同的导电类型，杂质浓度被设定为高于体区域23。 在漏极区域13上的绝缘膜25形成多个接触部16，通路26被埋设成覆盖接触部 16。漏电极15经由多个通路26而与漏极区域13连接。在体区域23上，层叠形成有栅极本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，具备：栅电极，由以第1间隔并列配置的多个第1部分、和连接所述多个第1部分的第2部分构成，隔着栅极绝缘膜地设置；源极区域以及漏极区域，设置于所述多个第1部分之间；体接触区域，相对所述第2部分配置于与所述源极区域以及漏极区域相反的一侧；以及体偏置控制电极，与所述第2部分并列，且设置于所述体接触区域上，与所述第2部分之间的第2间隔大于所述第1间隔，与所述体接触区域连接。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：杉浦政幸，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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