本发明专利技术公开一种感测装置，该感测装置包括多个感测像素，所述多个感测像素排列成阵列，且各感测像素包括主动元件以及感测元件。感测元件与主动元件电性连接，其中感测元件包括第一电极层、非晶硅层、第二电极层以及石墨烯层。非晶硅层配置在第一电极层上。第二电极层配置在非晶硅层上，其中第二电极层具有开口。石墨烯层与该第二电极层及非晶硅层接触。本发明专利技术的感测装置可通过减少的光刻蚀刻工艺数来制造，藉此可降低工艺复杂度及工艺时间。
【技术实现步骤摘要】
【专利摘要】本专利技术公开一种感测装置，该感测装置包括多个感测像素，所述多个感测像素排列成阵列，且各感测像素包括主动元件以及感测元件。感测元件与主动元件电性连接，其中感测元件包括第一电极层、非晶硅层、第二电极层以及石墨烯层。非晶硅层配置在第一电极层上。第二电极层配置在非晶硅层上，其中第二电极层具有开口。石墨烯层与该第二电极层及非晶硅层接触。本专利技术的感测装置可通过减少的光刻蚀刻工艺数来制造，藉此可降低工艺复杂度及工艺时间。【专利说明】感测装置
本专利技术是涉及一种感测装置，且特别涉及一种感测元件包括非晶硅层及石墨烯层的感测装置。
技术介绍
在现今的图像检测阵列(image sensing array)中，每一感测像素主要包括一个薄膜晶体管(thin film transistor, TFT)以及一个PIN 二极管(PIN d1de),其中薄膜晶体管作为读取的开关元件，PIN 二极管则扮演将光能转换成电子信号的感测元件。 一般而言，为了使图像检测阵列具有良好的量子效率(Quantum Efficiency, QE)，又称入射光子 _ 电子转换效率(Incident Photon-to-electron Convers1n Efficiency,IPCE)，通常需要沉积足够厚的PIN层(厚度大约为1.0 μ m?1.5 μ m)，此使得用以保护PIN层的保护层也需要足够厚的厚度(大约1.5 μ m)。如此一来，公知的图像检测阵列不但具有较厚的厚度，且沉积PIN层的工艺时间长、费用高。此外，公知的图像检测阵列一般需要11道光刻蚀刻工艺(Photolithography and Etching Process,PEP)才能完成制作，使得工艺复杂度高。因此，如何减少制造图像检测阵列所使用的光刻蚀刻工艺数及降低工艺复杂度是目前研发的重点之一。
技术实现思路
本专利技术提供一种感测装置，其易于大面积制造，并且可减少光刻蚀刻的工艺数。 本专利技术的感测装置包括多个感测像素，所述多个感测像素排列成阵列，其中各感测像素包括主动元件以及感测元件。感测元件与主动元件电性连接，其中感测元件包括第一电极层、非晶硅层、第二电极层以及石墨烯层。非晶硅层配置在第一电极层上。第二电极层配置在非晶硅层上，其中第二电极层具有开口。石墨烯层与第二电极层及非晶硅层接触。 基于上述，在本专利技术的感测装置中，由于感测元件通知使用非晶硅层与石墨烯层构成的接面来达成感测光线的目的，使得感测装置能够符合大面积化生产的要求。另外，本专利技术的感测装置可通过减少的光刻蚀刻工艺数来制造，藉此可降低工艺复杂度及工艺时间。 为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。 【专利附图】【附图说明】 图1是本专利技术一实施方式的感测装置的俯视示意图。 图2A至图2H是本专利技术一实施方式的的流程俯视图。 图3A至3H是本专利技术一实施方式的的流程剖面图。 图4是本专利技术另一实施方式的感测装置的剖面示意图。 图5A至图5B是本专利技术又一实施方式的的流程俯视图。 图6A至6B是本专利技术又一实施方式的的流程剖面图。 图7是本专利技术再一实施方式的感测装置的俯视示意图。 其中，附图标记说明如下: 10、20、30、40:感测装置 100:基板 102:第一电极层 104、306、406:第二电极层 106,206,304:石墨烯层 AS:非晶硅层 BPl:第一保护层 BP2、BP2’:第二保护层 BP3:第三保护层 CH:沟道层 CL、CL’、CL”:覆盖层 D:漏极 G:栅极 G1:栅极绝缘层 L1:第一信号线 L2:第二信号线 L3、L3’、L3”:第三信号线 0P1:第一开口 0P2、0P2，:第二开口 0P3:开口 P、P’、P”:感测像素 S:源极 SE、SE’:感测元件 TFT:主动元件 【具体实施方式】 图1是本专利技术一实施方式的感测装置的俯视示意图。 请参照图1，感测装置10包括基板100及多个感测像素P。基板100的材质例如是玻璃、石英、有机聚合物、或是不透光/反射材料(例如:导电材料、金属、晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。感测像素P配置在基板100上。 在下文中，将参照图2A至图2H以及图3A至图3H，针对感测装置10的制作方法作详细说明。值得一提的是，感测装置10包括多个感测像素P，并且所述多个感测像素P彼此邻接排列成多列与多行，以形成一阵列，然而为了清楚说明本专利技术，图2A至图2H以及图3A至图3H仅绘示出感测装置10中的其中一个感测像素P。 图2A至图2H是本专利技术一实施方式的的流程俯视图。图3A至图3H是本专利技术一实施方式的的流程剖面图。图3A至图3H的剖面位置对应于图2A至图2H的剖面线1-1’的位置。 请同时参照图2A及图3A，于基板100上形成栅极G与第一信号线LI，其中栅极G与第一信号线LI电性连接。详细而言，栅极G与第一信号线LI可通过第一道光刻蚀刻工艺而形成。基于导电性的考量，栅极G与第一信号线LI 一般是使用金属材料。然而，本专利技术并不限于此，栅极G与第一信号线LI也可以使用金属以外的其他导电材料，例如:合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。在本实施方式中，栅极G与第一信号线LI属于同一膜层。也就是说,栅极G与第一信号线LI是由同一金属层所构成。 接着，请同时参照图2B及图3B，于基板100上形成栅极绝缘层GI，栅极绝缘层GI覆盖栅极G与第一信号线LI。栅极绝缘层GI通常可以利用物理气相沉积法或化学气相沉积法全面性地沉积在基板100上。栅极绝缘层GI的材质例如是氧化硅(S1x)、氮化硅(SiNx)或氮氧化硅等无机材质。为了附图清楚，在图2B中省略栅极绝缘层GI的绘示。 接着，于栅极绝缘层GI上形成沟道层CH，沟道层CH于垂直投影方向与栅极G至少部分重叠。在本实施例中，沟道层CH位于栅极G的上方，且覆盖栅极G。详细而言，沟道层CH可通过第二道光刻蚀刻工艺而形成。在本实施方式中，沟道层CH的材质为非晶硅半导体材料。 另外一提的是，于栅极绝缘层GI上形成沟道层CH后，感测装置10的制作方法可还包括于基板100的周边区内的栅极绝缘层GI中形成一接触窗(未绘示)，以于后续工艺中形成用以与外部电路连接的连接线，其中外部电路例如是驱动芯片或柔性印刷电路(flexible printed circuit, FPC)。详细而言,所述接触窗可通过第三道光刻蚀刻工艺而形成。 接着，请同时参照图2C及图3C，于基板100上形成源极S、漏极D、第二信号线L2及第一电极层102，其中源极S与第二信号线L2电性连接，漏极D与第一电极层102电性连接，且位于沟道层CH两侧。 详细而言，源极S、漏极D、第二信号线L2及第一电极层102可通过第四道光刻蚀刻工艺而形成。基于导电性的考量，源极S、漏极D、第二信号线L2及第一电极层102—般是使用金属材料。然而，本专利技术并不限于此，源极S、漏极D、第二信号线L2及第一电极层102也可以使用金属以外的其他导电材料，例如:合本文档来自技高网...
【技术保护点】
一种感测装置，包括多个感测像素，所述多个感测像素排列成阵列，且各该感测像素包括：一主动元件；以及一感测元件，与该主动元件电性连接，其中该感测元件包括：一第一电极层；一非晶硅层，配置在该第一电极层上；一第二电极层，配置在该非晶硅层上，其中该第二电极层具有一开口；以及一石墨烯层，与该第二电极层及该非晶硅层接触。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：陈宗汉，林钦茂，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：中国台湾;71
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。