CMOS结构的制造方法技术

本发明专利技术公开了一种制造CMOS结构的方法，包括：在半导体衬底的第一区域上方形成第一栅叠层；在半导体衬底的第二区域上方形成第二栅叠层；以第一栅叠层和第二栅叠层作为硬掩模，注入第一类型的掺杂剂，形成第一类型的轻掺杂漏区；以及采用第一掩模，以及以第二栅叠层作为硬掩模，注入第二类型的掺杂剂，形成第二类型的轻掺杂漏区，其中第一掩模遮挡第一区域并且暴露第二区域，其中，在形成第二类型的轻掺杂漏区的步骤中，第二类型的掺杂剂相对于第一类型的掺杂剂过掺杂。在该方法中，利用过掺杂减少掩模数量。进一步地，通过改变阱区掺杂浓度来调节功函数。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种制造CMOS结构的方法，包括：在半导体衬底的第一区域上方形成第一栅叠层；在半导体衬底的第二区域上方形成第二栅叠层；以第一栅叠层和第二栅叠层作为硬掩模，注入第一类型的掺杂剂，形成第一类型的轻掺杂漏区；以及采用第一掩模，以及以第二栅叠层作为硬掩模，注入第二类型的掺杂剂，形成第二类型的轻掺杂漏区，其中第一掩模遮挡第一区域并且暴露第二区域，其中，在形成第二类型的轻掺杂漏区的步骤中，第二类型的掺杂剂相对于第一类型的掺杂剂过掺杂。在该方法中，利用过掺杂减少掩模数量。进一步地，通过改变阱区掺杂浓度来调节功函数。【专利说明】CMOS结构的制造方法
本专利技术涉及半导体技术，更具体地，涉及互补金属氧化物半导体(CMOS)结构的制造方法。
技术介绍
CMOS结构包括在一个半导体衬底上形成的两种相反类型(即N型和P型)的金属氧化物半导体场效应晶体管(MOSFET)。CMOS结构可以用于形成低功耗的逻辑电路，因此得到了广泛的应用。基于CMOS结构的功率变换器控制芯片具有低功耗、集成度高、速度快的优点。 为了形成CMOS结构，针对至少一种类型的M0SFET，在半导体衬底中形成阱区。在阱区中通过掺杂形成该类型的MOSFET的源/漏区。阱区的掺杂类型与其中形成的MOSFET相反，因此，阱区实际上作为该MOSFET半导体衬底。在源/漏区和沟道区之间，还形成轻掺杂漏(LDD)区，以改善沟道区电场分布和抑制短沟道效应。 在常规的CMOS工艺中，用于形成不同类型的MOSFET的掺杂步骤基本上是彼此独立的。在形成一种类型的MOSFET的掺杂区时，遮挡另一种类型的MOSFET的有源区，反之亦然。因此，CMOS工艺使用大量的掩模和掺杂步骤，工艺复杂，不仅导致生产成本高，而且可能由于不同掩模之间的错配导致产品良率低以及可靠性差。 因此，期望进一步降低CMOS工艺的成本并减少由于工艺复杂性引入的可靠性问题。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种CMOS结构的制造方法，其中可以减少掩模的使用。 根据本专利技术，提供一种制造CMOS结构的方法，包括:在半导体衬底的第一区域上方形成第一栅叠层；在半导体衬底的第二区域上方形成第二栅叠层；以第一栅叠层和第二栅叠层作为硬掩模，注入第一类型的掺杂剂，形成第一类型的轻掺杂漏区；以及采用第一掩模，以及以第二栅叠层作为硬掩模，注入第二类型的掺杂剂，形成第二类型的轻掺杂漏区，其中第一掩模遮挡第一区域并且暴露第二区域，其中，在形成第二类型的轻掺杂漏区的步骤中，第二类型的掺杂剂相对于第一类型的掺杂剂过掺杂。 优选地，其中第一栅叠层和第二栅叠层分别包括栅极导体和栅极电介质，并且栅极电介质位于栅极导体和半导体衬底之间。 优选地，其中栅极导体由多晶硅组成。 优选地，其中在形成第一栅叠层和第二栅叠层的步骤之后，还包括对第一栅叠层和第二栅叠层至少之一的栅极导体掺杂以改变其功函数。 优选地，其中在形成第一栅叠层的步骤之前，还包括以下步骤至少之一:在半导体衬底的第一区域注入第二类型的掺杂剂，形成第二类型的第一阱区；和在半导体衬底的第二区域注入第一类型的掺杂剂，形成第一类型的第二阱区。 优选地，其中根据阈值电压的需要确定第一阱区和第二阱区至少之一的掺杂浓度。 优选地，其中在形成第一栅叠层的步骤之前，还包括:在半导体衬底中形成浅沟槽隔离，所述浅沟槽隔离限定用于第一类型的MOSFET的第一区域以及用于第二类型的MOSFET的第二区域。 优选地，其中在形成第一栅叠层和第二栅叠层的步骤之后，以及在形成第一类型的轻掺杂漏区和第二类型的轻掺杂漏区的步骤之前，还包括在第一栅叠层和第二栅叠层的侧壁上形成栅极侧墙。 优选地，其中在形成第一类型的轻掺杂漏区和第二类型的轻掺杂漏区的步骤之后，还包括在第一栅叠层和第二栅叠层的侧壁上形成栅极侧墙。 优选地，其中在形成第一栅叠层和第二栅叠层的步骤之后，以及在形成第一类型的轻掺杂漏区之后和第二类型的轻掺杂漏区的步骤之前，还包括在第一栅叠层和第二栅叠层的侧壁上形成栅极侧墙。 优选地，还包括:采用第二掩模，以及以第一栅叠层和栅极侧墙作为硬掩模，注入第一类型的掺杂剂，形成第一类型的源/漏区，其中第二掩模遮挡第二区域并且暴露第一区域，以及采用第三掩模，以及以第二栅叠层和栅极侧墙作为硬掩模，注入第二类型的掺杂齐U，形成第二类型的源/漏区，其中第三掩模遮挡第一区域并且暴露第二区域。 优选地，还包括:采用第一掩模，以及以第二栅叠层和栅极侧墙作为硬掩模，注入第二类型的掺杂剂，形成所述第二类型的轻掺杂漏区和第二类型的源/漏区，其中第一掩模遮挡第一区域并且暴露第二区域，采用第二掩模，以及以第一栅叠层和栅极侧墙作为硬掩模，注入第一类型的掺杂剂，形成第一类型的源/漏区，其中第二掩模遮挡第二区域并且暴露第一区域。 优选地，还包括:从栅极侧墙方向上采用倾斜的角度注入第二类型的掺杂剂，以形成所述第二类型的轻掺杂漏区。 优选地，其中在形成第一类型的源/漏区和形成第二类型的源/漏区的步骤之后，还包括:进行硅化以在第一类型的源/漏区和第二类型的源/漏区、栅极叠层的表面形成金属娃化物层。 优选地，其中第一栅叠层的栅极导体包括第一类型的掺杂剂，第二栅叠层的栅极导体包括第一类型和第二类型的掺杂剂。 在根据本专利技术的方法中，利用过掺杂将第一类型的轻掺杂漏区补偿为第二类型的轻掺杂漏区。因此，针对第一类型的MOSFET和第二类型的MOSFET仅仅需要使用一个掩模，从而节省了掩模数量。该方法还可以减少由于掩模错配导致CMOS结构失效的问题。 在优选的实施例中，在形成第一阱区和第二阱区至少之一时，可以根据阈值电压的需要，确定该阱区的掺杂浓度，使得栅极导体与沟道材料的功函数之间的差异符合功函数的需求，从而可以省去对栅极导体掺杂以调节其功函数的单独离子注入步骤。 【专利附图】【附图说明】 通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中: 图1至12示出根据本专利技术的实施例的制造CMOS结构的方法的各阶段的示意性截面图。 【具体实施方式】 以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。 应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。 如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。 在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“源/漏区”指MOSFET的源区和漏区中的至少本文档来自技高网...

【技术保护点】
一种制造CMOS结构的方法，包括：在半导体衬底的第一区域上方形成第一栅叠层；在半导体衬底的第二区域上方形成第二栅叠层；以第一栅叠层和第二栅叠层作为硬掩模，注入第一类型的掺杂剂，形成第一类型的轻掺杂漏区；以及采用第一掩模，以及以第二栅叠层作为硬掩模，注入第二类型的掺杂剂，形成第二类型的轻掺杂漏区，其中第一掩模遮挡第一区域并且暴露第二区域，其中，在形成第二类型的轻掺杂漏区的步骤中，第二类型的掺杂剂相对于第一类型的掺杂剂过掺杂。

【技术特征摘要】
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【专利技术属性】
技术研发人员：游步东，吕政，黄贤国，彭川，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：浙江;33