本发明专利技术提供了一种延迟锁相方法和电路,其中,所述方法包括:将参考时钟信号送到主延迟线进行延迟;对延迟后的所述参考时钟信号进行相位检测;根据相位检测结果,控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。本发明专利技术能够在宽动态信号频率范围内实现信号的自动锁定。
【技术实现步骤摘要】
一种延迟锁相方法和电路
本专利技术涉及集成电路领域,尤其涉及一种延迟锁相方法和电路。
技术介绍
目前,延迟锁相电路在集成电路领域被广泛使用,主要用于对一些电路中的关键信号,例如时钟信号,产生精确的相移,最终使得信号间的相位关系得到调整,例如待采样的数据和采样信号,从而获得最佳的采样点。已有的专利技术专利,通过数字或者模拟电路的方式,虽然都实现了延迟锁相的功能,但是均未涉及到如何在宽动态信号频率范围内实现信号自动锁定。
技术实现思路
本专利技术的目的是提供一种延迟锁相方法和电路,在宽动态信号频率范围内实现信号的自动锁定。为了实现上述目的,本专利技术实施例提供了一种延迟锁相电路,所述电路包括:主延迟线;从延迟线;相位检测电路,用于对经过主延迟线延迟后的参考时钟信号进行相位检测;控制电路,用于根据所述相位检测结果,控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。上述的延迟锁相电路,其中,所述主延迟线和从延迟线由多个延迟单元组成。上述的延迟锁相电路,其中,所述相位检测电路具体为:确定经过主延迟线进行延迟的所述参考时钟信号延迟的周期数,所述周期数为整周期或半周期。上述的延迟锁相电路,其中,所述周期数为整周期时,根据经过主延迟线进行延迟的所述参考时钟信号中相邻的正沿相位确定所述相位检测结果;所述周期数为半周期时,根据经过主延迟线进行延迟的所述参考时钟信号中相邻的负沿相位确定所述相位检测结果。上述的延迟锁相电路,其中,所述控制电路具体包括:计算电路,用于根据所述相位检测结果,计算满足延迟条件时的延迟单元的目标个数;判断电路,用于判断所述主延迟线中的延迟单元个数能否低于所述目标个数;主控制电路,用于当所述判断结果指示所述主延迟线中的延迟单元个数不低于所述目标个数时,控制所述参考时钟信号经过主延迟线进行延迟锁相,并控制所述主延迟线中处于工作状态的延迟单元个数为所述目标个数;从控制电路,用于当所述判断结果指示所述主延迟线中的延迟单元个数低于所述目标个数时,控制所述参考时钟信号经过从延迟线进行延迟锁相,所述从延迟线中的处于工作状态的延迟单元个数为预设值。上述的延迟锁相电路,其中,所述延迟条件具体为延迟单个周期的第一延迟条件。上述的延迟锁相电路,其中,当所述主延迟线的延迟单元个数不满足延迟所述第一延迟条件时,所述延迟条件具体为延迟半个周期的第二延迟条件。为了实现上述目的,本专利技术实施例还提供了一种延迟锁相方法,所述方法包括:将参考时钟信号送到主延迟线进行延迟;对延迟后的所述参考时钟信号进行相位检测;根据相位检测结果,控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。上述的延迟锁相方法,其中,所述主延迟线和从延迟线由多个延迟单元组成。上述的延迟锁相方法,其中,所述对延迟后的所述参考时钟信号进行相位检测具体为:确定经过主延迟线的所述参考时钟信号延迟的周期数,所述周期数为整周期或半周期。上述的延迟锁相方法,其中,所述周期数为整周期时,根据经过主延迟线进行延迟的所述参考时钟信号中相邻的正沿相位确定所述相位检测结果;所述周期数为半周期时,根据经过主延迟线进行延迟的所述参考时钟信号中相邻的负沿相位确定所述相位检测结果。上述的延迟锁相方法,其中,所述根据所述相位检测结果,控制所述参考时钟信号进行主延迟线或从延迟线进行延迟锁相具体为:根据所述相位检测结果,计算满足延迟条件时的延迟单元的目标个数;判断所述主延迟线中的延迟单元个数能否低于所述目标个数;当所述判断结果指示所述主延迟线中的延迟单元个数不低于所述目标个数时,控制所述参考时钟信号经过主延迟线进行延迟锁相,并控制所述主延迟线中处于工作状态的延迟单元个数为所述目标个数;否则,控制所述参考时钟信号经过从延迟线进行延迟锁相,所述从延迟线中的处于工作状态的延迟单元个数为预设值。上述的延迟锁相方法,其中,所述延迟条件具体为延迟单个周期的第一延迟条件。上述的延迟锁相方法,其中,当所述主延迟线的延迟单元个数不满足延迟所述第一延迟条件时,所述延迟条件具体为延迟半个周期的第二延迟条件。本专利技术实施例具有相位检测电路,用于对延迟后的参考时钟信号进行相位检测,进一步地,由控制电路根据相位检测结果,在宽动态信号频率范围内,自动控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。附图说明图1为本专利技术实施例提供的延迟锁相电路的结构示意图;图2为本专利技术实施例提供的延迟线示意图;图3为本专利技术实施例提供的相位检测电路的示意图;图4为本专利技术实施例提供的延迟锁相电路优选的结构示意图;图5为本专利技术实施例提供的延迟锁相方法的流程示意图。具体实施方式为使本专利技术实施例要解决的技术问题、技术方案和优点更加清楚,下面将结合附图及具体实施例进行详细描述。本专利技术实施例提供了一种延迟锁相电路,所述电路如图1所示,包括:主延迟线;从延迟线;相位检测电路,用于对经过主延迟线延迟后的参考时钟信号进行相位检测;控制电路,用于根据所述相位检测结果,控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。本专利技术实施例提供的延迟锁相电路,具有一相位检测电路,用于对延迟后的参考时钟信号进行相位检测,进一步地,由延迟锁相电路中的控制电路根据相位检测结果,在宽动态信号频率范围内,自动控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相,达到本专利技术的目的。上述的延迟锁相电路中,所述主延迟线和从延迟线如图2所示,由多个延迟单元组成。主延迟线和从延迟线均由若干个延迟单元组成,一般来说,延迟单元的个数是固定的,输入延迟线的信号经过延迟线后,会获取到若干的延迟。延迟单元的电路可以用基本的门电路进行构造,用于产生对参考时钟信号延迟的效果。上述的延迟锁相电路中,所述相位检测电路具体为:确定经过主延迟线进行延迟的所述参考时钟信号延迟的周期数,所述周期数为整周期或半周期。如图3所示,所述周期数为整周期时,根据经过主延迟线进行延迟的所述参考时钟信号中相邻的正沿相位确定所述相位检测结果;所述周期数为半周期时,根据经过主延迟线进行延迟的所述参考时钟信号中相邻的负沿相位确定所述相位检测结果。上述的延迟锁相电路中,所述控制电路具体包括:计算电路,用于根据所述相位检测结果,计算满足延迟条件时的延迟单元的目标个数;判断电路,用于判断所述主延迟线中的延迟单元个数能否低于所述目标个数;主控制电路,用于当所述判断结果指示所述主延迟线中的延迟单元个数不低于所述目标个数时,控制所述;从控制电路,用于当所述判断结果指示所述主延迟线中的延迟单元个数低于所述目标个数时,控制所述参考时钟信号经过从延迟线进行延迟锁相,所述从延迟线中的处于工作状态的延迟单元个数为预设值。根据相位检测电路获得的相位检测结果,计算足延迟条件时的延迟单元的目标个数,当延迟锁相电路中的主延迟线的延迟能力能够满足延迟条件时,即所述主延迟线中的延迟单元个数不低于所述目标个数时,通过主控制电路,控制参考时钟信号经过主延迟线进行延迟锁相,并且保证所述主延迟线中处于工作状态的延迟单元个数达到目标个数;当延迟锁相电路中的主延迟线的延迟能力不能够满足延迟条件时,就自动控制参考时钟信号经过从延迟线进行延迟锁相,这里可以直接通过预设延迟值(可以通过寄存器提前配置好)给从延迟线。上述延迟条件具体为延迟单个周期的第一延迟条件。一般情况下,检测电路会先本文档来自技高网...
【技术保护点】
一种延迟锁相电路,其特征在于,所述电路包括:主延迟线;从延迟线;相位检测电路,用于对经过主延迟线延迟后的参考时钟信号进行相位检测;控制电路,用于根据所述相位检测结果,控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。
【技术特征摘要】
1.一种延迟锁相电路,其特征在于,所述电路包括:主延迟线;从延迟线;相位检测电路,用于对经过主延迟线延迟后的参考时钟信号进行相位检测;控制电路,用于根据相位检测结果,控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相;所述主延迟线和从延迟线由多个延迟单元组成;所述控制电路具体包括:计算电路,用于根据所述相位检测结果,计算满足延迟条件时的延迟单元的目标个数;判断电路,用于判断所述主延迟线中的延迟单元个数能否低于所述目标个数;主控制电路,用于当判断结果指示所述主延迟线中的延迟单元个数不低于所述目标个数时,控制所述参考时钟信号经过主延迟线进行延迟锁相,并控制所述主延迟线中处于工作状态的延迟单元个数为所述目标个数;从控制电路,用于当所述判断结果指示所述主延迟线中的延迟单元个数低于所述目标个数时,控制所述参考时钟信号经过从延迟线进行延迟锁相,所述从延迟线中的处于工作状态的延迟单元个数为预设值。2.如权利要求1所述的延迟锁相电路,其特征在于,所述相位检测电路具体为:确定经过主延迟线进行延迟的所述参考时钟信号延迟的周期数的电路,所述周期数为整周期或半周期。3.如权利要求2所述的延迟锁相电路,其特征在于,所述周期数为整周期时,根据经过主延迟线进行延迟的所述参考时钟信号中相邻的正沿相位确定所述相位检测结果;所述周期数为半周期时,根据经过主延迟线进行延迟的所述参考时钟信号中相邻的负沿相位确定所述相位检测结果。4.如权利要求1所述的延迟锁相电路,其特征在于,所述延迟条件具体为延迟单个周期的第一延迟条件。5.如权利要求4所述的延迟锁相电路,其特征在于,当所述主延迟线的延迟单元个数不满足延迟所述第一延迟条件时,所述延迟条件具...
【专利技术属性】
技术研发人员:严龙军,
申请(专利权)人:中兴通讯股份有限公司,
类型:发明
国别省市:广东;44
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