改善互连工艺中半导体器件可靠性的方法技术

本发明专利技术提供一种改善互连工艺中半导体器件可靠性的方法，本发明专利技术分两步形成包括第一PEOX层和位于其上的第二PEOX层的顶层互联结构的介电质层，其中，形成第一PEOX层比形成第二PEOX层采用更低的能量和更低的沉积速率，从而使第一PEOX层相较于第二PEOX层具有更高的致密性和更强的压应力，又由于顶层互联结构对直接位于其下前一互联结构的超低k值金属间介电质产生金属拉应力，因此，第一PEOX层具有更强的压应力可以更好地抵消前述的金属拉应力，以降低超低k值金属间介电质因金属拉应力造成的损伤，从而降低漏电流、提高器件的击穿电压和电迁移率等方面的性能，以提高器件的电性测试和可靠性方面的性能，提高器件良率。

【技术实现步骤摘要】
改善互连工艺中半导体器件可靠性的方法
本专利技术属于领域半导体制造工艺的互联技术，涉及一种改善互连工艺中半导体器件可靠性的方法，特别是涉及一种半导体器件互连工艺中的顶层互联结构的相关制备方法。
技术介绍
随着半导体器件尺寸的不断减小，互连结构也变得越来越窄，则金属连线之间的空间在逐渐缩小，因此用于隔离金属连线之间的金属间介电质（inter-metaldielectric,IMD)也变得越来越薄，从而导致金属连线之间可能会发生不利的相互作用或串扰。现已发现，降低用于隔离金属连线层的金属间介电质的介电常数（k)，可以有效地降低这种串扰，同时，金属间介电质的介电常数（k)的降低带来的另一个好处是可以有效降低互连的电阻电容(RC)延迟。因此，在45nm甚至28nm设计规格的应用中，低k值（Lowk）材料和超低k值（UltraLowk,ULK）材料现在已越来越广泛地应用于Cu互连工艺中作为隔离金属铜的金属间介电质（IMD），尤其在28nm甚至更小的设计规格中，金属间介电质完全使用超低k值材料代替低k值材料。不过，相较于低k值材料而言，超低k值材料的空隙更多且材料更柔软，因此，超低k值材料更易被应力、热量或等离子体等造成损伤和变形，使其耐应力性、耐热性及耐等离子体损伤方面性能更差，从而超低k值材料更易损坏。尤其，对于直接位于顶层金属互连结构下的前一互联结构的超低k值（ULK）金属间介电质而言，由于需要制备的顶层金属互连结构较厚，一般而言，顶层金属互连结构的厚度为前一互联结构超低k值金属间介电质厚度的10倍以上，因此在沉积制备顶层金属互连结构过程中，对位于其下的超低k值金属间介电质造成更高的应力、不断累积的热能及更强的等离子体损伤，因此更容易使该超低k值金属间介电质变形或损坏导致其失效，从而造成严重的漏电流、及降低击穿电压和电迁移率等方面的性能，进一步使器件电性测试和可靠性方面的性能下降，降低器件良率。因此，避免位于顶层金属互连结构下的前一互联结构的超低k值金属间介电质的损坏，是改善互连工艺中半导体器件可靠性中亟需解决的问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善互连工艺中半导体器件可靠性的方法，用于解决现有技术中顶层金属互连结构下的前一互联结构的超低k值金属间介电质易损坏的问题，进一步解决互连工艺中半导体器件可靠性降低的问题。为实现上述目的及其他相关目的，本专利技术提供一种改善互连工艺中半导体器件可靠性的方法，所述方法在对顶层互联结构的介电质层进行图形化以形成用于填充金属的沟槽之前至少包括：1）在形成有贯穿超低k值金属间介电质的互连线的前一互联结构上制备一顶层停止层，其中，顶层互联结构预制备于所述前一互联结构上；2）采用第一能量和第一沉积速率，在所述顶层停止层上沉积具有第一厚度的第一PEOX层；3）采用第二能量和第二沉积速率，在所述第一PEOX层上沉积具有第二厚度的第二PEOX层，形成包括第一PEOX层和第二PEOX层的顶层互联结构的介电质层，其中，第一厚度小于第二厚度，第一能量小于第二能量，第一沉积速率小于第二沉积速率。可选地，所述超低k值金属间介电质的介电常数k≤2.55。可选地，所述超低k值金属间介电质为掺碳氧化硅。可选地，所述超低k值金属间介电质的厚度范围是1600～2000埃。可选地，所述顶层停止层为碳掺杂氮化硅物。可选地，所述顶层停止层的厚度范围是600～1000埃。可选地，所述步骤2）和步骤3）中沉积方法采用等离子体增强化学气相沉积。可选地，述第一能量的范围是60～140W，所述第一沉积速率的范围是40～100埃/秒。可选地，所述第二能量的范围是500～700W，所述第二沉积速率的范围是400～600埃/秒。可选地，所述第二厚度与第一厚度的比值范围为1～5。可选地，所述顶层互联结构的介电质层的厚度范围是18000～24000埃。可选地，所述互连工艺为铜互连工艺。如上所述，本专利技术的改善互连工艺中半导体器件可靠性的方法，具有以下有益效果：本专利技术利用PECVD方法，分两步形成包括第一PEOX层和第二PEOX层的顶层互联结构的介电质层，其中，第一PEOX层位于第二PEOX层的之下，且形成第一PEOX层比形成第二PEOX层采用更低的能量和更低的沉积速率，从而使第一PEOX层相较于第二PEOX层具有更高的致密性和更强的压应力，又由于顶层互联结构对直接位于其下前一互联结构的超低k值金属间介电质产生金属拉应力，该拉应力易损伤该超低k值金属间介电质，因此，第一PEOX层具有更强的压应力可以更好地抵消前述的金属拉应力，以降低超低k值金属间介电质因应力造成的损伤，从而降低漏电流、提高器件的击穿电压和电迁移率等方面的性能，以提高器件的电性测试和可靠性方面的性能，进而提高器件良率。附图说明图1显示为本专利技术的改善互连工艺中半导体器件可靠性的方法的流程图。图2a至图2c显示为本专利技术的改善互连工艺中半导体器件可靠性的方法在实施例中各步骤的结构示意图。图3显示为采用本专利技术的方法与现有技术相比较的击穿电压概率分布图，其中，“○”表示现有技术中击穿电压概率分布图，“△”表示本专利技术的击穿电压概率分布图。元件标号说明具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图1至图3。需要说明的是，以下具体实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。对于直接位于顶层金属互连结构下的前一互联结构的超低k值（ULK）金属间介电质而言，由于需要制备的顶层金属互连结构较厚，一般而言，顶层金属互连结构的厚度为前一互联结构超低k值金属间介电质厚度的10倍以上，因此在沉积制备顶层金属互连结构过程中，对位于其下的超低k值金属间介电质造成更高的应力、不断累积的热能及更强的等离子体损伤，因此更容易使该超低k值金属间介电质变形或损坏导致其失效，从而造成严重的漏电流、及降低击穿电压和电迁移率等方面的性能，进一步使器件电性测试和可靠性方面的性能下降，降低器件良率。因此，避免位于顶层金属互连结构下的前一互联结构的超低k值金属间介电质的损坏，是改善互连工艺中半导体器件可靠性中亟需解决的问题。有鉴于此，本专利技术提供了一种改善互连工艺中半导体器件可靠性的方法，本专利技术利用PECVD方法，分两步形成包括第一PEOX层和第二PEOX层的顶层互联结构的介电质层，其中，第一PEOX层位于第二PEOX层的之下，且形成第一PEOX层比形成第二PEOX层采用更低的能量和更低的沉积速率，从而使第一PEOX层相较于第二PEOX层具有更高的致密性和更强的压应力，又由于顶层互联结构对直接位于其下前一互联结构的超低k值金属间介电质产生金属拉应力，该拉应力易损伤该超低k值金属间介电质，因此，第一PEOX层具有更强的压应力可以更好地抵消前述的金属拉应力，以降低超低k值金属间介电质本文档来自技高网...

【技术保护点】
一种改善互连工艺中半导体器件可靠性的方法，其特征在于，所述方法在对顶层互联结构的介电质层进行图形化以形成用于填充金属的沟槽之前至少包括：1）在形成有贯穿超低k值金属间介电质的互连线的前一互联结构上制备一顶层停止层，其中，顶层互联结构预制备于所述前一互联结构上；2）采用第一能量和第一沉积速率，在所述顶层停止层上沉积具有第一厚度的第一PEOX层；3）采用第二能量和第二沉积速率，在所述第一PEOX层上沉积具有第二厚度的第二PEOX层，形成包括第一PEOX层和第二PEOX层的顶层互联结构的介电质层，其中，第一厚度小于第二厚度，第一能量小于第二能量，第一沉积速率小于第二沉积速率。

【技术特征摘要】
1.一种改善互连工艺中半导体器件可靠性的方法，其特征在于，所述方法在对顶层互联结构的介电质层进行图形化以形成用于填充金属的沟槽之前至少包括：1）在形成有贯穿超低k值金属间介电质的互连线的前一互联结构上制备一顶层停止层，其中，顶层互联结构预制备于所述前一互联结构上；2）采用第一能量和第一沉积速率，在所述顶层停止层上沉积具有第一厚度的第一PEOX层；3）采用第二能量和第二沉积速率，在所述第一PEOX层上沉积具有第二厚度的第二PEOX层，形成包括第一PEOX层和第二PEOX层的顶层互联结构的介电质层，其中，第一厚度小于第二厚度，第一能量小于第二能量，第一沉积速率小于第二沉积速率。2.根据权利要求1所述的改善互连工艺中半导体器件可靠性的方法，其特征在于：所述超低k值金属间介电质的介电常数k≤2.55。3.根据权利要求1所述的改善互连工艺中半导体器件可靠性的方法，其特征在于：所述超低k值金属间介电质为掺碳氧化硅。4.根据权利要求1所述的改善互连工艺中半导体器件可靠性的方法，其特征在于：所述超低k值金属间介电质的厚度范围是1600～2000埃。5.根据权利要求1所述的改善互连工艺中半导体...

【专利技术属性】
技术研发人员：白凡飞，赵婧，宋兴华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31