一种星载计算机实时时钟读取和自守时时钟系统技术方案

本发明专利技术公开了一种星载计算机实时时钟读取和自守时时钟系统，包括用于实时与各个处理器之间进行通信的处理器接口模块、寄存器模块、授时校时控制模块、用于锁存当前时刻时间的锁存模块以及用于实现纳秒值、微秒值以及秒值累加的计时模块。本发明专利技术采用硬件方式实现时间的管理，极大的改善了星上时间管理的精确性、稳定性和可靠性，从而提升了卫星用控制系统的性能。本发明专利技术节省了CPU参与计时和控制的时间，既减少了软件计时的延迟，又有效地释放CPU资源，提高整个系统CPU的利用率。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种星载计算机实时时钟读取和自守时时钟系统，包括用于实时与各个处理器之间进行通信的处理器接口模块、寄存器模块、授时校时控制模块、用于锁存当前时刻时间的锁存模块以及用于实现纳秒值、微秒值以及秒值累加的计时模块。本专利技术采用硬件方式实现时间的管理，极大的改善了星上时间管理的精确性、稳定性和可靠性，从而提升了卫星用控制系统的性能。本专利技术节省了CPU参与计时和控制的时间，既减少了软件计时的延迟，又有效地释放CPU资源，提高整个系统CPU的利用率。【专利说明】一种星载计算机实时时钟读取和自守时时钟系统
本专利技术属于时钟系统
，具体涉及一种星载计算机实时时钟读取和自守时 时钟系统。
技术介绍
随着计算机领域的迅猛发展，对精确的时间有了更严格的要求。尤其在卫星系统 中保持计算机的时间同步和时间准确是非常有必要的。根据自动控制理论，精准的星上时 间管理对现代卫星的轨道控制及姿态控制有至关重要的意义。我国大卫星、小卫星沿用传 统的时钟管理机构，通常是采用软件的方式实现，星上处理器维持时间，通过读取命令来刷 新时间。用软件来实现该功能，需要占用一定的资源来维持时钟自身的运转，而且精度和可 靠性也得不到保证。
技术实现思路
本专利技术的目的在于解决上述问题，提供一种星载计算机实时时钟读取和自守时时 钟系统，该系统能够高效、准确的实现时钟单元的管理并极大的提高了系统可靠性，采取硬 件实现的方法也降低了星务计算机软件的复杂度，提供了多种接口给软件设计人员，简化 了软件程序的编写工作。 为了实现上述目的，本专利技术所采用的技术方案是：包括用于实时与各个处理器之 间进行通信的处理器接口模块、寄存器模块、授时校时控制模块、用于锁存当前时刻时间的 锁存模块以及用于实现纳秒值、微秒值以及秒值累加的计时模块；处理器接口模块分别与 寄存器模块、授时校时控制模块以及时钟锁存模块相连，寄存器模块和授时校时模块均连 接到计时模块上；授时校时模块还与时间锁存模块相连；计时模块的输出端连接到时钟锁 存模块的输入端上。 所述的计时模块包括纳秒累加计数器、微秒累加计数器以及秒累加计数器；采用 高精度温补晶振作为三个累加计数器的计数时钟，三个累加计数器均采用三模冗余设计， 且均采用内部软复位。 当实时时钟系统复位结束后，以外部高精度温补晶振的时钟为基准，在该时钟上 升沿时刻对纳秒累加计数器计数，当计数等于999之后纳秒累加计数器清零，微秒累加计 数器加1，以此循环；当微秒累加计数器等于999999之后微秒累加计数器清零，秒累加计数 器加1，以此循环。 所述的时钟锁存模块包括锁存器，以及与微秒累加计数器和秒累加计数器相对应 的微秒寄存器和秒寄存器；锁存器的输入端与授时校时模块、微秒累加计数器以及秒累加 计数器相连，输出端与微秒寄存器和秒寄存器相连；在需要读取当前时间时，授时校时模 块输出时间锁存信号，时间锁存信号通过高精度时钟同步后，在高精度时钟的上升沿，锁存 当前微秒累加计数器和秒累加计数器的值，并传输至微秒寄存器和秒寄存器中供处理器读 取。 与现有技术相比，本专利技术具有以下有益效果： 本专利技术将用于实时与各个处理器之间进行通信的处理器接口模块、寄存器模块、 授时校时控制模块、用于锁存当前时刻时间的锁存模块以及用于实现纳秒值、微秒值以及 秒值累加的计时模块有机的结合为一个工作整体，采用硬件方式实现时间的管理，极大的 改善了星上时间管理的精确性、稳定性和可靠性，从而提升了卫星用控制系统的性能。本发 明节省了 CPU参与计时和控制的时间，既减少了软件计时的延迟，又有效地释放CPU资源， 提高整个系统CPU的利用率。本专利技术对现代卫星的正常运转有重要意义。为了保证实时时 钟的准确性，采用高精度高精度温补晶振作为实时时钟计数模块的计数时钟。为了保证星 上时间具有自守能力，实时时钟的模块只使用内部软复位，狗咬复位指令复位等操作不影 响时钟单元运行。 【专利附图】【附图说明】 图1为本专利技术的整体结构示意图； 图2为本专利技术自守时的原理图； 图3为本专利技术时间读取的原理图。 【具体实施方式】 下面结合附图，对本专利技术作进一步详细的说明： 参见图1至图3,本专利技术包括用于实时与各个处理器之间进行通信的处理器接口 模块、寄存器模块、授时校时控制模块、用于锁存当前时刻时间的锁存模块以及用于实现纳 秒值、微秒值以及秒值累加的计时模块；处理器接口模块分别与寄存器模块、授时校时控制 模块以及时钟锁存模块相连，寄存器模块和授时校时模块均连接到计时模块上；授时校时 模块还与时间锁存模块相连；计时模块的输出端连接到时钟锁存模块的输入端上。计时模 块包括纳秒累加计数器、微秒累加计数器以及秒累加计数器；采用高精度温补晶振作为三 个累加计数器的计数时钟，三个累加计数器均采用三模冗余设计，且均采用内部软复位。当 实时时钟系统复位结束后，以外部高精度温补晶振的时钟为基准，在该时钟上升沿时刻对 纳秒累加计数器计数，当计数等于999之后纳秒累加计数器清零，微秒累加计数器加1，以 此循环；当微秒累加计数器等于999999之后微秒累加计数器清零，秒累加计数器加1，以此 循环。时钟锁存模块包括锁存器，以及与微秒累加计数器和秒累加计数器相对应的微秒寄 存器和秒寄存器；锁存器的输入端与授时校时模块、微秒累加计数器以及秒累加计数器相 连，输出端与微秒寄存器和秒寄存器相连；在需要读取当前时间时，授时校时模块输出时间 锁存信号，时间锁存信号通过高精度时钟同步后，在高精度时钟的上升沿，锁存当前微秒累 加计数器和秒累加计数器的值，并传输至微秒寄存器和秒寄存器中供处理器读取。 本专利技术的原理及工作过程： 星载计算机实时时钟自守时和时间读取系统主要由处理器接口模块、锁存模块和 计时模块组成，其中处理器接口模块完成实时单元与不同处理器之间的通信；锁存模块锁 存当前时刻的时间，计时模块完成纳秒、微秒和秒值的累加计数器。 本专利技术时钟读取控制模块主要根据处理器发出的读信号将时钟管理单元的运行 状态锁存并送入总线，确保处理器能够稳定的读到最新状态。自守时计时模块主要包括纳 秒、微秒、秒三个计时器，为了适应空间环境，所有计时模块全部采用三模冗余设计，当空间 单粒子翻转事件导致某一计时模块出现故障时，将举行投票，另外两个冗余的模块会胜出， 从而输出正确的结果，同时投票胜出的模块还将刷新故障模块，从而完成对空间单粒子翻 转事件的检测和免疫。具体的： 1、自守时设计 如图2所不，实时时钟系统复位结束之后，以外部1?精度温补晶振的时钟为基准， 在该时钟上升沿时刻对纳秒累加计数器计数，当计数等于9之后纳秒累加计数器清零，微 秒累加计数器加1，如此循环，当微秒累加计数器等于999999之后微秒累加计数器清零，秒 累加计数器加1，如此循环。并且对秒、微秒和纳秒累加计数器全部进行了三模设计。 2、时间读取 如图3所示，当需要读取当前时间时，输出时间锁存信号，该信号通过高精度时钟 同步后，在时钟的上升沿，锁存当前微秒和秒累加计数器的值，至处理器的可见的微秒和秒 寄存器中，供处理器读取。 本专利技术提出的自守时和时间读取的设本文档来自技高网...

【技术保护点】
一种星载计算机实时时钟读取和自守时时钟系统，其特征在于：包括用于实时与各个处理器之间进行通信的处理器接口模块、寄存器模块、授时校时控制模块、用于锁存当前时刻时间的锁存模块以及用于实现纳秒值、微秒值以及秒值累加的计时模块；处理器接口模块分别与寄存器模块、授时校时控制模块以及时钟锁存模块相连，寄存器模块和授时校时模块均连接到计时模块上；授时校时模块还与时间锁存模块相连；计时模块的输出端连接到时钟锁存模块的输入端上。

【技术特征摘要】

【专利技术属性】
技术研发人员：赵毅，赵睿，何小青，王珍，赵阳，刘琦，
申请(专利权)人：中国航天科技集团公司第九研究院第七七一研究所，
类型：发明
国别省市：陕西;61